JPS623485A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS623485A JPS623485A JP60143193A JP14319385A JPS623485A JP S623485 A JPS623485 A JP S623485A JP 60143193 A JP60143193 A JP 60143193A JP 14319385 A JP14319385 A JP 14319385A JP S623485 A JPS623485 A JP S623485A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- memory cell
- memory
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はスタティック形半導体記憶装置に関するもの
である。
である。
従来、スタティック形の半導体メモリは第６図に示すよ
うに、電源端子４１、ワード線４２、ビット線４３ｍ
、 ４３ｂ 、インバータトランジスタ４４ａ。
うに、電源端子４１、ワード線４２、ビット線４３ｍ
、 ４３ｂ 、インバータトランジスタ４４ａ。
４４ｂ１アクセストランジスタ４ｓａ 、 ４５ｂ 、
負荷抵抗４６１Ｌ 、 ４６ｂ 、記憶ノード４ｙａ
、 ４７ｂ 、接地線４８から単位メモリセルが構成さ
れている。
負荷抵抗４６１Ｌ 、 ４６ｂ 、記憶ノード４ｙａ
、 ４７ｂ 、接地線４８から単位メモリセルが構成さ
れている。
このように構成された装置において、読出し／書込み動
作を行なっていない記憶保持状態ではビット線４３ｍ
、 ４３ｂを高電位、ワード線４２を低電位にしている
。そしてビット線４３ａまたは４３ｂを低電位にすると
ともに、ワード線４２を高電位にすれば書込みが行なわ
れ、書込み終了後はワード線４２を低電位にすれば、書
込まれた状態が保持される。データの読出しはワード線
４２を高電位にし、インバータトランジスタ４４ｍ 、
４４ｂのうち導通している方と、そのトランジスタと
直列に接続されたアクセストランジスタのバスのみビッ
ト線から電流を流し込み、ビット線に微少な電位差を発
生させ、その電位差を図示しないセンスアンプで感知す
ることによって行なっている。ここで、負荷抵抗４９ｍ
、 ４６ｂは、遮断しているインバータトランジスタ
のリーク電流によって高電位の記憶ノードの電位が低下
し、データの反転（記憶内容の破壊）を防ぐだけの電流
を電源から供給するように抵抗値が選ばれている。
作を行なっていない記憶保持状態ではビット線４３ｍ
、 ４３ｂを高電位、ワード線４２を低電位にしている
。そしてビット線４３ａまたは４３ｂを低電位にすると
ともに、ワード線４２を高電位にすれば書込みが行なわ
れ、書込み終了後はワード線４２を低電位にすれば、書
込まれた状態が保持される。データの読出しはワード線
４２を高電位にし、インバータトランジスタ４４ｍ 、
４４ｂのうち導通している方と、そのトランジスタと
直列に接続されたアクセストランジスタのバスのみビッ
ト線から電流を流し込み、ビット線に微少な電位差を発
生させ、その電位差を図示しないセンスアンプで感知す
ることによって行なっている。ここで、負荷抵抗４９ｍ
、 ４６ｂは、遮断しているインバータトランジスタ
のリーク電流によって高電位の記憶ノードの電位が低下
し、データの反転（記憶内容の破壊）を防ぐだけの電流
を電源から供給するように抵抗値が選ばれている。
しかしながらスタティックメモリは、第６図に示す回路
を多数同一チップに収容するため、部品点数が多く、メ
モリ容量の増加には限界があった。
を多数同一チップに収容するため、部品点数が多く、メ
モリ容量の増加には限界があった。
この発明は、かかる問題点を解決するためになされたも
ので、メモリ容量を大きくすることのできる半導体記憶
装置に関するものである。
ので、メモリ容量を大きくすることのできる半導体記憶
装置に関するものである。
メモリセルを半導体だけで構成し、記憶データ保持のた
めの制御回路を付加した。
めの制御回路を付加した。
アドレス信号が変化することによってアクセストランジ
スタがオンとなシ、データが保持される。
スタがオンとなシ、データが保持される。
第１図はこの発明の一実施例を示すブロック図である。
同図において２０はメモリセルマトリクス、２１は行ア
ドレス信号、２２は列アドレス信号、２３はチップセレ
クト信号、２４はデータイネーブル信号、２５は読出し
／書込み制御信号、２６はデータ出力端子、２７は行ア
ドレスバッファ、２８は列アドレスバッファ、２９は行
アドレスデコーダ、３０は列アドレスデコーダ、３１は
センスアン７’、３２は列７行コントローラ、３３はバ
ッファ、３４は検出器、３５．３６は信号発生器である
。
ドレス信号、２２は列アドレス信号、２３はチップセレ
クト信号、２４はデータイネーブル信号、２５は読出し
／書込み制御信号、２６はデータ出力端子、２７は行ア
ドレスバッファ、２８は列アドレスバッファ、２９は行
アドレスデコーダ、３０は列アドレスデコーダ、３１は
センスアン７’、３２は列７行コントローラ、３３はバ
ッファ、３４は検出器、３５．３６は信号発生器である
。
検出器３４はアドレス信号の変化を検出した時に検出信
号φＰを発生するようになっている。信号発生器３５は
検出信号φＰが供給された時にバッファ３３の内容をラ
ッチするためのラッチ信号φＬを発生するようになって
お）、信号発生器３６はラッチ信号φＬが供給されると
、全ワード線を一斉に高電位にするか否かを制御するワ
ード線制御信号φＸを発生するようになっている。行ア
ドレスデコーダ２９はワード線制御信号φＸが供給され
ると全ワード線を「１」レベルにするように寿っている
。列７行コントローラ３２はメモリセルマトリクス２０
にデータを書込むか、メモリセルマトリクス２０からデ
ータを読み出すかを制御するようになっている。
号φＰを発生するようになっている。信号発生器３５は
検出信号φＰが供給された時にバッファ３３の内容をラ
ッチするためのラッチ信号φＬを発生するようになって
お）、信号発生器３６はラッチ信号φＬが供給されると
、全ワード線を一斉に高電位にするか否かを制御するワ
ード線制御信号φＸを発生するようになっている。行ア
ドレスデコーダ２９はワード線制御信号φＸが供給され
ると全ワード線を「１」レベルにするように寿っている
。列７行コントローラ３２はメモリセルマトリクス２０
にデータを書込むか、メモリセルマトリクス２０からデ
ータを読み出すかを制御するようになっている。
メモリセルマトリクス２０の内部の単位メモリセルは第
２図に示すように、ワード線４２、正相側のビット線４
３凰、逆相側のビット＃４３ｂ、 ）ランジスタ４４ａ
、 ４４ｂ 、 ４５ｍ 、 ４５ｂ 、 ４９ｍ
、 ４９ｂから構成されている。
２図に示すように、ワード線４２、正相側のビット線４
３凰、逆相側のビット＃４３ｂ、 ）ランジスタ４４ａ
、 ４４ｂ 、 ４５ｍ 、 ４５ｂ 、 ４９ｍ
、 ４９ｂから構成されている。
このように構成された装置の動作を第３図に示すタイミ
ング図を用いて説明する。第３図（臨）において時点ｔ
１でＸアドレス信号Ｘｏ〜Ｘｎのうちどれか１つまたは
、Ｙｏ＃Ｙ、のうちどれか１つでも一定化すると、検出
器３４は時点ｔ１よシ所定時間で１の後に検出信号φＰ
を発生する（第３図（ｂ））。
ング図を用いて説明する。第３図（臨）において時点ｔ
１でＸアドレス信号Ｘｏ〜Ｘｎのうちどれか１つまたは
、Ｙｏ＃Ｙ、のうちどれか１つでも一定化すると、検出
器３４は時点ｔ１よシ所定時間で１の後に検出信号φＰ
を発生する（第３図（ｂ））。
この検出信号φＰの継続時間は、この信号の供給される
回路を動作させるに必要な時間でかつ、第３図（ａ）に
示すアドレス信号の継続時間以下であれば良い。
回路を動作させるに必要な時間でかつ、第３図（ａ）に
示すアドレス信号の継続時間以下であれば良い。
検出信号φＰが発生すると行アドレスデコーダ２９はメ
モリセルマトリクス２０との間のワードライン（ワード
ラインは複数である）の全てを第３図（ｄ）に示すよう
に「０」レベルにする。信号発生器３５は検出信号φＰ
を受けて第３図（ｅ）に示すようにラッチ信号φＬを「
０」レベルにし、信号発生器３６はラッチ信号φＬを受
けてワード線制御信号φＸを第３図（ｒ）に示すように
「０」レベルにする。
モリセルマトリクス２０との間のワードライン（ワード
ラインは複数である）の全てを第３図（ｄ）に示すよう
に「０」レベルにする。信号発生器３５は検出信号φＰ
を受けて第３図（ｅ）に示すようにラッチ信号φＬを「
０」レベルにし、信号発生器３６はラッチ信号φＬを受
けてワード線制御信号φＸを第３図（ｒ）に示すように
「０」レベルにする。
このため行アドレスデコーダ２９は第３図（ｅ）に示す
ように、選択ワードラインを「１」レベルにする。この
時、非選択ワードラインは第３図（ｄ）に示すように、
「０」レベルを継続する。またラツ子信号φＬが「０」
レベルになったことによってバッファ３３は第３図優）
に示すように一旦無効データ１．Ｄを送出するが、内部
素子の伝搬遅延時間で決まるタイミングで２の後、行ア
ドレスデコーダ２９から出力されるアドレス信号で指定
されるアドレスＡｔの有効データＶ、Ｄを送出する。そ
して、アドレスＡｉの有効データが送出される時間を予
め見計らって決められた遅延時間の後、時点ｔ２におい
て検出器３４は検出信号φＰを第３図（ｂ）に示すよう
に「０」レベルにするので、ラッチ信号φＬが第３図（
、）に示すようにｒｌＪレベルとなってバッファ３３の
データが保持される。そして、ラッチ信号φＬが「１」
レベルになるととによって、第３図（ｒ）に示すように
ワード線制御信号φＸが「１」レベルとなるので、全ワ
ードラインが「１」レベルとなる。この時、選択ワード
ラインは（Ｃ）に示す↓うにすでに「１」レベルとなっ
ているので、非選択ワードラインだけが（ｄ）に示すよ
うに「０」レベルから「１」レベルに変化する。
ように、選択ワードラインを「１」レベルにする。この
時、非選択ワードラインは第３図（ｄ）に示すように、
「０」レベルを継続する。またラツ子信号φＬが「０」
レベルになったことによってバッファ３３は第３図優）
に示すように一旦無効データ１．Ｄを送出するが、内部
素子の伝搬遅延時間で決まるタイミングで２の後、行ア
ドレスデコーダ２９から出力されるアドレス信号で指定
されるアドレスＡｔの有効データＶ、Ｄを送出する。そ
して、アドレスＡｉの有効データが送出される時間を予
め見計らって決められた遅延時間の後、時点ｔ２におい
て検出器３４は検出信号φＰを第３図（ｂ）に示すよう
に「０」レベルにするので、ラッチ信号φＬが第３図（
、）に示すようにｒｌＪレベルとなってバッファ３３の
データが保持される。そして、ラッチ信号φＬが「１」
レベルになるととによって、第３図（ｒ）に示すように
ワード線制御信号φＸが「１」レベルとなるので、全ワ
ードラインが「１」レベルとなる。この時、選択ワード
ラインは（Ｃ）に示す↓うにすでに「１」レベルとなっ
ているので、非選択ワードラインだけが（ｄ）に示すよ
うに「０」レベルから「１」レベルに変化する。
このように、時点ｔ２以後は全ワード線が「１」レベル
と寿つているので、第２図のワード線４２に「１」レベ
ルの信号が供給され、またアクセストランジスタ４５ｍ
、 ４５ｂがオンとなっているので、ビット線４３ｍ
、 ４３ｂを「１」レベルにしておけば、トランジス
タ４５ｍ 、 ４Ｓｂはトランジスタ４４ｍ、４４ｂの
負荷となり、さらに第２図のトランジスタ４４ａ。
と寿つているので、第２図のワード線４２に「１」レベ
ルの信号が供給され、またアクセストランジスタ４５ｍ
、 ４５ｂがオンとなっているので、ビット線４３ｍ
、 ４３ｂを「１」レベルにしておけば、トランジス
タ４５ｍ 、 ４Ｓｂはトランジスタ４４ｍ、４４ｂの
負荷となり、さらに第２図のトランジスタ４４ａ。
４４ｂはフリップフロップ回路を構成しているので、こ
の回路の記憶状態はその後にＸアドレス信号２１または
Ｙアドレス信号２２が変化するまで維持される。なお、
ヒツト線４３＆ 、 ４３ｂはトランジスタ４９ｍ 、
４９ｂを介して「１」レベルに保たれる。
の回路の記憶状態はその後にＸアドレス信号２１または
Ｙアドレス信号２２が変化するまで維持される。なお、
ヒツト線４３＆ 、 ４３ｂはトランジスタ４９ｍ 、
４９ｂを介して「１」レベルに保たれる。
時点ｔ３においてアドレス信号が変化すると（ｂ）に示
すように検出信号φＰがＴｌ後に「１」レベルとなシ、
これによ’） （ｃ） −（ｄ） 、（ｅ）に示すよう
に選択ライン、非選択ライン、ラッチ信号φＬが同時に
ｒＯＪレベルとなり、ラッチ信号φＬが「０」レベルに
なることによつ°Ｃワード線制御信号φＸが「０」レベ
ルになる。
すように検出信号φＰがＴｌ後に「１」レベルとなシ、
これによ’） （ｃ） −（ｄ） 、（ｅ）に示すよう
に選択ライン、非選択ライン、ラッチ信号φＬが同時に
ｒＯＪレベルとなり、ラッチ信号φＬが「０」レベルに
なることによつ°Ｃワード線制御信号φＸが「０」レベ
ルになる。
第４図は他の実施例を示すブロック図である。
同図において３６ａ ｉｌｌ、信号発生器、３Ｔはタイ
マであり、タイマ３７は第５図（ｈ）に示すように周期
的な信号を発生しておシ、信号発生器３６１はラッチ信
号φＬが「１」レベルに変った時以後、タイマ３Ｔから
「１」レベルの信号が供給される期間、ワード線制御信
号φＸをｒＯＪレベルにするようになっている。
マであり、タイマ３７は第５図（ｈ）に示すように周期
的な信号を発生しておシ、信号発生器３６１はラッチ信
号φＬが「１」レベルに変った時以後、タイマ３Ｔから
「１」レベルの信号が供給される期間、ワード線制御信
号φＸをｒＯＪレベルにするようになっている。
このように構成された装置の動作は次の通シである。第
５図（、）に示すＸアドレス信号またはＹアドレス信号
の変化によって第５図（ｆ）に示すワード線制御信号φ
Ｘが立上がるまでの動作は第１図に示す装置と同様であ
る。ワード線制御信号φＸが立上った後、信号発生器３
６ｍは第５図（ｈ）に示すタイマ３Ｔからの信号と同期
してワード線制御信号φＸを制御し、第５図（ｆ）に示
す断続信号に送出する。このことによって（ｄ）に示す
非選択ワード線に供給される信号も断続するので、第２
図に示すアクセストランジスタ４５ｍ 、 ４５ｂは断
続的に導通状態になる。したがって、ビット線４３ａ
、 ４３ｂから補充される電荷の補充も断続的になシ、
電力消費が第１図のものよりも少なくなる。
５図（、）に示すＸアドレス信号またはＹアドレス信号
の変化によって第５図（ｆ）に示すワード線制御信号φ
Ｘが立上がるまでの動作は第１図に示す装置と同様であ
る。ワード線制御信号φＸが立上った後、信号発生器３
６ｍは第５図（ｈ）に示すタイマ３Ｔからの信号と同期
してワード線制御信号φＸを制御し、第５図（ｆ）に示
す断続信号に送出する。このことによって（ｄ）に示す
非選択ワード線に供給される信号も断続するので、第２
図に示すアクセストランジスタ４５ｍ 、 ４５ｂは断
続的に導通状態になる。したがって、ビット線４３ａ
、 ４３ｂから補充される電荷の補充も断続的になシ、
電力消費が第１図のものよりも少なくなる。
以上説明したようにこの発明は、トランジスタ素子を２
個だけでフリップフロップ回路を構成し、それぞれのト
ランジスタ素子にアクセストランジスタが負荷となるよ
うに接続し、アドレス信号に変化があった後にそのアク
セストランジスタをオンとなるようにしているので、チ
ップ面積の大部分を占めるメモリセルを小さくすること
ができ、従来と同一面積でもメモリ容量を大きくするこ
とができるという効果を有する。
個だけでフリップフロップ回路を構成し、それぞれのト
ランジスタ素子にアクセストランジスタが負荷となるよ
うに接続し、アドレス信号に変化があった後にそのアク
セストランジスタをオンとなるようにしているので、チ
ップ面積の大部分を占めるメモリセルを小さくすること
ができ、従来と同一面積でもメモリ容量を大きくするこ
とができるという効果を有する。
第１図はこの発明の一実施例を示すブロック図、第２図
は単位メモリセルの回路図、第３図は第１図に示す装置
の動作を示す波形図、第４図は他の実施例を示すブロッ
ク図、第５図は第４図に示す装置の動作を示す波形図、
第６図は従来の単位メモリセルの一例を示す回路図であ
る。 ２０−・・会メモリセルマトリクス、２９・・・・行ア
ドレスデコーダ、３０・・・・列アドレスデコーダ、３
４・・・・検出器、３５ 、３６．３６ａ・・・・信号
発生器、３７・・・・タイマ。
は単位メモリセルの回路図、第３図は第１図に示す装置
の動作を示す波形図、第４図は他の実施例を示すブロッ
ク図、第５図は第４図に示す装置の動作を示す波形図、
第６図は従来の単位メモリセルの一例を示す回路図であ
る。 ２０−・・会メモリセルマトリクス、２９・・・・行ア
ドレスデコーダ、３０・・・・列アドレスデコーダ、３
４・・・・検出器、３５ 、３６．３６ａ・・・・信号
発生器、３７・・・・タイマ。
Claims (2)
- （１）メモリセルマトリクスを有するスタティック形の
半導体記憶装置において、トランジスタ素子２個でフリ
ップフロップ回路を構成し、それぞれのトランジスタ素
子にアクセストランジスタが負荷となるように接続した
ものを単位メモリセルとしたメモリセルマトリクスと、
アドレス信号が変化した時にアクセストランジスタをオ
ン状態にする制御回路とを備えたことを特徴とする半導
体記憶装置。 - （２）メモリセルマトリクスを有するスタティック形の
半導体記憶装置において、トランジスタ素子２個でフリ
ップフロップ回路を構成し、それぞれのトランジスタ素
子にアクセストランジスタが負荷となるように接続した
ものを単位メモリセルとしたメモリセルマトリクスと、
アドレス信号が変化した時にアクセストランジスタを断
続的にオン状態にする制御回路とを備えたことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143193A JPS623485A (ja) | 1985-06-28 | 1985-06-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143193A JPS623485A (ja) | 1985-06-28 | 1985-06-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623485A true JPS623485A (ja) | 1987-01-09 |
Family
ID=15333029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60143193A Pending JPS623485A (ja) | 1985-06-28 | 1985-06-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623485A (ja) |
-
1985
- 1985-06-28 JP JP60143193A patent/JPS623485A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4935900A (en) | Dynamic random access memory with a self-refreshing function | |
| US20020051398A1 (en) | Semiconductor device, method for refreshing the same, system memory, and electronics apparatus | |
| US4570242A (en) | Dynamic random-access memory | |
| US7260009B2 (en) | Semiconductor integrated circuit | |
| EP0109069B1 (en) | Dynamic type semiconductor memory device | |
| US5278797A (en) | Semiconductor memory device capable of executing non-periodic refreshing operations | |
| US5295110A (en) | Semiconductor memory device incorporated with self-refresh circuit | |
| US6707744B2 (en) | Apparatus for controlling refresh of memory device without external refresh command and method thereof | |
| US6765839B2 (en) | Refresh circuit having variable restore time according to operating mode of semiconductor memory device and refresh method of the same | |
| JP3751740B2 (ja) | 半導体メモリ装置の隔離ゲート制御方法及び回路 | |
| WO1996028825A1 (fr) | Memoire a semi-conducteur | |
| KR950009391B1 (ko) | 데이터 보유 모드에서의 리프레시 단축회로를 갖춘 반도체 메모리 장치 | |
| JP2546161B2 (ja) | ダイナミック型メモリ装置 | |
| US7085882B2 (en) | SRAM-compatible memory and method of driving the same | |
| US5926429A (en) | Semiconductor memory device and method of refreshing semiconductor memory device | |
| JPS623485A (ja) | 半導体記憶装置 | |
| US4695980A (en) | Integrated circuit having a common input terminal | |
| JP2004185686A (ja) | 半導体記憶装置 | |
| US6195304B1 (en) | Semiconductor memory device and its refresh address signal generating method adapted to reduce power consumption during refresh operation | |
| US6751145B2 (en) | Volatile semiconductor memory and mobile device | |
| JPH0453034B2 (ja) | ||
| JP2004294117A (ja) | 温度検出回路および記憶装置 | |
| KR100481824B1 (ko) | 리플레쉬용발진회로를갖는반도체메모리장치 | |
| JP2868464B2 (ja) | 半導体記憶装置およびそのリフレッシュ制御方法 | |
| KR100481923B1 (ko) | 반도체 메모리 장치 |