JPS6232553A - キヤツシユメモリ方式 - Google Patents
キヤツシユメモリ方式Info
- Publication number
- JPS6232553A JPS6232553A JP60173425A JP17342585A JPS6232553A JP S6232553 A JPS6232553 A JP S6232553A JP 60173425 A JP60173425 A JP 60173425A JP 17342585 A JP17342585 A JP 17342585A JP S6232553 A JPS6232553 A JP S6232553A
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- JP
- Japan
- Prior art keywords
- clear
- processor
- request
- address
- cache memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数のプロセッサを含むマルチプロセッサシ
ステムにおけるキャッシュメモリ方式に関し、特に主メ
モリとキャッシュメモリとの円答不一致の防止技術に関
する。
ステムにおけるキャッシュメモリ方式に関し、特に主メ
モリとキャッシュメモリとの円答不一致の防止技術に関
する。
（従来技術およびその問題点）
プロセッサと主メモリとの間に小容量の高速なバッファ
メモリを設置することにより、実効的な主メモリのアク
セス時間を高速化しうろこと扛一般に知られている（コ
ンピユーテイングサーベイ（Ｃｏｍｐｕｔｉｎｇ ５ｕ
ｒｖｅｙ）１４巻３号１９８２年４７３〜５３０ページ
ノ。この手法は通常キャッシュメモリと呼ばれ広く計ｎ
機システムに採用されている。これはプログラムのメモ
リアクセスにおいては局所性があるという性質を利用し
たものであり、プロセッサから主メモリへのアクセスに
際し、アクセスの行われたワードを含む一定サイズの連
続した記メモリアクセスの大部分は、高速なキャッシュ
メモリへのアクセスですみ、低速な生メモリへのアクセ
スを不要とすることができる。
メモリを設置することにより、実効的な主メモリのアク
セス時間を高速化しうろこと扛一般に知られている（コ
ンピユーテイングサーベイ（Ｃｏｍｐｕｔｉｎｇ ５ｕ
ｒｖｅｙ）１４巻３号１９８２年４７３〜５３０ページ
ノ。この手法は通常キャッシュメモリと呼ばれ広く計ｎ
機システムに採用されている。これはプログラムのメモ
リアクセスにおいては局所性があるという性質を利用し
たものであり、プロセッサから主メモリへのアクセスに
際し、アクセスの行われたワードを含む一定サイズの連
続した記メモリアクセスの大部分は、高速なキャッシュ
メモリへのアクセスですみ、低速な生メモリへのアクセ
スを不要とすることができる。
汎用機のマルチプロセッサシステムにおいては、たとえ
ば、あるプロセッサにおいてメモリへの臀込みがあると
、この書込みアドレスを他のプロセッサのキャッジ−メ
モリに送り、ディレクトリを検索し、これに対応するブ
ロックがキャッジ−メモリ上に存在する場合には、これ
を無効化することにより、キャッジ−間のブロックの内
容の不一致を回避する方法、あるいは各プロセッサ毎に
他のプロセッサのキャッシュメモリのディレクトリをも
ち、書込みアドレスの検索をこのティレフトリ上で行い
、一致したら、対応するプロセッサに対応スるキャッジ
−メモリのブロックの無効化を指示する方法等がある。
ば、あるプロセッサにおいてメモリへの臀込みがあると
、この書込みアドレスを他のプロセッサのキャッジ−メ
モリに送り、ディレクトリを検索し、これに対応するブ
ロックがキャッジ−メモリ上に存在する場合には、これ
を無効化することにより、キャッジ−間のブロックの内
容の不一致を回避する方法、あるいは各プロセッサ毎に
他のプロセッサのキャッシュメモリのディレクトリをも
ち、書込みアドレスの検索をこのティレフトリ上で行い
、一致したら、対応するプロセッサに対応スるキャッジ
−メモリのブロックの無効化を指示する方法等がある。
しかしながら、これらの従来の方式においては、曹込み
信号および書込みアドレスを他プロセツサに送付するた
めの特別の信号線をプロセッサ毎に用意しているために
多大な信号線が必要となジ、コストが増大するという問
題点があり、特（プロセッサの台数が多くなると、書込
みアドレスの送付のための信号線数が急激に増大し現実
的には実現が不可能となるという欠点があった。
信号および書込みアドレスを他プロセツサに送付するた
めの特別の信号線をプロセッサ毎に用意しているために
多大な信号線が必要となジ、コストが増大するという問
題点があり、特（プロセッサの台数が多くなると、書込
みアドレスの送付のための信号線数が急激に増大し現実
的には実現が不可能となるという欠点があった。
（発明の目的）
本発明の目的は、クリアアドレス送付のための共通バス
を設け、各プロセッサからの書込み要求はこのバスを介
して他プロセツサに送付するようにし僅かな性能の低下
で大幅なハードウェア量の減少を可能としキャッジ−メ
モリの内容の一致をｍ保で＊るキャッシュメモリ方式全
提供することにある。
を設け、各プロセッサからの書込み要求はこのバスを介
して他プロセツサに送付するようにし僅かな性能の低下
で大幅なハードウェア量の減少を可能としキャッジ−メ
モリの内容の一致をｍ保で＊るキャッシュメモリ方式全
提供することにある。
（発明のｌｐｌ底）
本発明の方式は、キャッシュメモＩＪ ？備えているプ
ロセッサを少なくとも２台を含む複数台のプロセッサと
１台以上の主メモリユニットとがシステム接続装置を介
して接続されているマルチプロセッサシステムのキャッ
シュメモリ方式において、前記複数台のプロセッサのす
べてに接続されてクリア情報を伝達するクリア情報伝達
バスと、前記各プロセッサに設けられ前記主メモリユニ
ットへの書込み要求に際して前記書込み要Ｘにより起動
し前記クリア情報伝達バスに前記書込み要求に対応する
クリア要求信号と前記書込み要Ｘの要求する書込アドレ
スに対応するクリアアドレス信号とを送出するクリア情
報送出手段と、前記キャッシェメモリを備えたプロセッ
サのそれぞれに設けられ前記クリア情報伝達バスからの
前記クリア要求信号の供給に応答して前記クリアアドレ
ス信号に対応するブロックが前記キャッシェメモリに存
在するときには該ブロックを無効化するクリア制御手段
とを含んで構成される。
ロセッサを少なくとも２台を含む複数台のプロセッサと
１台以上の主メモリユニットとがシステム接続装置を介
して接続されているマルチプロセッサシステムのキャッ
シュメモリ方式において、前記複数台のプロセッサのす
べてに接続されてクリア情報を伝達するクリア情報伝達
バスと、前記各プロセッサに設けられ前記主メモリユニ
ットへの書込み要求に際して前記書込み要Ｘにより起動
し前記クリア情報伝達バスに前記書込み要求に対応する
クリア要求信号と前記書込み要Ｘの要求する書込アドレ
スに対応するクリアアドレス信号とを送出するクリア情
報送出手段と、前記キャッシェメモリを備えたプロセッ
サのそれぞれに設けられ前記クリア情報伝達バスからの
前記クリア要求信号の供給に応答して前記クリアアドレ
ス信号に対応するブロックが前記キャッシェメモリに存
在するときには該ブロックを無効化するクリア制御手段
とを含んで構成される。
（実施例）
主メモリに対する書込みの要求は読出しの要求と比較し
て少ないという特徴がちり、各プロセッサに書込みアド
レスバッファを設けることによシ更に書込み要求の発生
頻度を低下でき、この性質を利用すれば、を込みアドレ
スの送付のために、プロセッサから他の各プロセッサ対
応に書込みアドレス信号線を必ずしも設ける必要はなく
書込みアドレスの送付のための信号線を減少させても性
能の低下を僅かなものに留めることができる０本発明は
かかる考えに基づくものである。
て少ないという特徴がちり、各プロセッサに書込みアド
レスバッファを設けることによシ更に書込み要求の発生
頻度を低下でき、この性質を利用すれば、を込みアドレ
スの送付のために、プロセッサから他の各プロセッサ対
応に書込みアドレス信号線を必ずしも設ける必要はなく
書込みアドレスの送付のための信号線を減少させても性
能の低下を僅かなものに留めることができる０本発明は
かかる考えに基づくものである。
次に本発明の実施例について図面全参照して説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図のキャッシュメモリ方式では３台の主メモリユニｙ
トＭｌ 、Ｍ２およびＭ３と３台のプロセッサＰＩ、
Ｐ２およびＰ３とがシステム接続装置ＳＣＵを介して接
続されている。
１図のキャッシュメモリ方式では３台の主メモリユニｙ
トＭｌ 、Ｍ２およびＭ３と３台のプロセッサＰＩ、
Ｐ２およびＰ３とがシステム接続装置ＳＣＵを介して接
続されている。
システム接続装置ＳＣＵは各プロセッサからの主メモリ
ユニットへのアクセスを仲介するための装置で３×３の
スイッチの機能および優先制御磯能を備えている即ち、
各プロセッサから同時に主メモリユニットへのアクセス
要求が発生した場合でも、各プロセッサからの要求アド
レスに対応する主メモリユニットが異なる場合には、各
プロセッサからのアクセス要求全対応する主メモリユニ
ットに伝え、同時に３台のプロセッサから３台のメモリ
ユニットへのアクセス全行うことができる。
ユニットへのアクセスを仲介するための装置で３×３の
スイッチの機能および優先制御磯能を備えている即ち、
各プロセッサから同時に主メモリユニットへのアクセス
要求が発生した場合でも、各プロセッサからの要求アド
レスに対応する主メモリユニットが異なる場合には、各
プロセッサからのアクセス要求全対応する主メモリユニ
ットに伝え、同時に３台のプロセッサから３台のメモリ
ユニットへのアクセス全行うことができる。
メモリユニットで競合が発生する場合には、まず優先順
位の高いプロセッサからのアクセス要求を対応する主メ
モリユニットに伝えこれが完了してから次のプロセッサ
からのアクセス要求を伝える機能をもっている。各プロ
セッサＰＩ 、Ｐ２およびＰ３にはそれぞれいずれかの
、主メモリユニットに曹込みアクセス要求があったとき
にその１込みアドレスをクリアアドレスとして格納する
クリアアドレスバッファＣＡＩ 、 ＣＡ２およびＣＡ
３と、１＆Ｆ込みアクセス要求の供給に応答して起動し
クリア要求を出すクリア要求回路Ｃ）Ｌｌ、 Ｃ凡２お
よび（Ｊ３と、クリア要求の供給に応答して起動し供給
されるクリアアドレス勿捕捉しキャッシュメモリにある
対応するブロックを無効にするクリア制御回路ＣＣＩ
、 ＣＣ２およびＣＣ３と、キャッシュメモリｃｌ。
位の高いプロセッサからのアクセス要求を対応する主メ
モリユニットに伝えこれが完了してから次のプロセッサ
からのアクセス要求を伝える機能をもっている。各プロ
セッサＰＩ 、Ｐ２およびＰ３にはそれぞれいずれかの
、主メモリユニットに曹込みアクセス要求があったとき
にその１込みアドレスをクリアアドレスとして格納する
クリアアドレスバッファＣＡＩ 、 ＣＡ２およびＣＡ
３と、１＆Ｆ込みアクセス要求の供給に応答して起動し
クリア要求を出すクリア要求回路Ｃ）Ｌｌ、 Ｃ凡２お
よび（Ｊ３と、クリア要求の供給に応答して起動し供給
されるクリアアドレス勿捕捉しキャッシュメモリにある
対応するブロックを無効にするクリア制御回路ＣＣＩ
、 ＣＣ２およびＣＣ３と、キャッシュメモリｃｌ。
Ｃ２およびＣ３とを備えている。キャッジ−メモリＣＩ
、Ｃ２およびＣ３にはそれぞれクリアアドレス金一時格
納するクリアアドレスレジスタＣＡＲ１、ＣＡＲ２およ
びＣ１（、Ａ３とキャッシュメモリの工／トリのディレ
クトリＤＩ、Ｄ２およびＤ３とが設けられている１、各
プロセッサ間のクリア関係回路はクリア伝達バスで接続
されており、クリア伝達バスはクリア要求回路Ｃル１．
Ｃ几２およびＣ凡３とクリア制御回路ＣＣＩ 、 ＣＣ
２およびＣＣ３の相互を接続するクリア要求バスＣＲＢ
と、クリアアドレスバッファＣＡＩ 、 ＣＡ２および
ＣＡ３とクリアアドレスｖ ジスタＣＡＲＩ 、ＣＡＲ
２およびＣＡＲ３とｔ相互に接続するクリアアドレスバ
スＣＡＢとから構成されている。
、Ｃ２およびＣ３にはそれぞれクリアアドレス金一時格
納するクリアアドレスレジスタＣＡＲ１、ＣＡＲ２およ
びＣ１（、Ａ３とキャッシュメモリの工／トリのディレ
クトリＤＩ、Ｄ２およびＤ３とが設けられている１、各
プロセッサ間のクリア関係回路はクリア伝達バスで接続
されており、クリア伝達バスはクリア要求回路Ｃル１．
Ｃ几２およびＣ凡３とクリア制御回路ＣＣＩ 、 ＣＣ
２およびＣＣ３の相互を接続するクリア要求バスＣＲＢ
と、クリアアドレスバッファＣＡＩ 、 ＣＡ２および
ＣＡ３とクリアアドレスｖ ジスタＣＡＲＩ 、ＣＡＲ
２およびＣＡＲ３とｔ相互に接続するクリアアドレスバ
スＣＡＢとから構成されている。
次に本実施例の動作１：ｅ説明する。
あるプロセッサ、例としてＰｌから主メモリユニット、
例としてＭ２に対する書込みアクセス要求があるとプロ
セ・ツサＰ１はキャッシュメモリＣ１および主メモリュ
ニツ）Ｍ２に対してアクセスを行うとともに、クリアア
ドレスバッフ ７ ＣＡＩに書込みアドレス金クリアア
ドレスとしてセットしたうえでクリア要求回路ＣＢ−１
を起動する。クリア要求回路ＣＲ１はこれをうけてクリ
ア伝達バスに対してアクセス要求を出す。クリア伝達バ
スが使用可能ならばクリア要求バスＣ凡Ｂにクリア要求
信号を印加するとともにクリアアドレスバス圓にクリア
アドレスバッファＣＡＩの出力？印加する。クリア伝達
バスが使用不能ならば、使用可能になるまで待合わせる
。
例としてＭ２に対する書込みアクセス要求があるとプロ
セ・ツサＰ１はキャッシュメモリＣ１および主メモリュ
ニツ）Ｍ２に対してアクセスを行うとともに、クリアア
ドレスバッフ ７ ＣＡＩに書込みアドレス金クリアア
ドレスとしてセットしたうえでクリア要求回路ＣＢ−１
を起動する。クリア要求回路ＣＲ１はこれをうけてクリ
ア伝達バスに対してアクセス要求を出す。クリア伝達バ
スが使用可能ならばクリア要求バスＣ凡Ｂにクリア要求
信号を印加するとともにクリアアドレスバス圓にクリア
アドレスバッファＣＡＩの出力？印加する。クリア伝達
バスが使用不能ならば、使用可能になるまで待合わせる
。
クリア制御回路、例としてＣＣ２は、常にクリア要求バ
スＣ凡Ｂの値をチェックしクリア要求信号があった場合
には、クリアアドレスバスＣＡＢ１７）値をクリアアド
レスレジスタＣＡＬ−Ｌ２に格納した後この出力により
、ディレクトリＤ２を検索し対応するブロックがあれば
これを無効化する。このようＫして本実施例では共通の
クリア伝達バスを介して各プロセッサからの瞥込み要求
を他のプロセッサにクリア要求としてクリアアドレスと
共に送付することにより輻輳する信号線群を設けること
なく主メモリユニットとキャッシュメモリとの内容の一
致を確保できることとなる。
スＣ凡Ｂの値をチェックしクリア要求信号があった場合
には、クリアアドレスバスＣＡＢ１７）値をクリアアド
レスレジスタＣＡＬ−Ｌ２に格納した後この出力により
、ディレクトリＤ２を検索し対応するブロックがあれば
これを無効化する。このようＫして本実施例では共通の
クリア伝達バスを介して各プロセッサからの瞥込み要求
を他のプロセッサにクリア要求としてクリアアドレスと
共に送付することにより輻輳する信号線群を設けること
なく主メモリユニットとキャッシュメモリとの内容の一
致を確保できることとなる。
本発明の主旨に背かぬ限υ種々の実現方法があることは
明らかである。たとえば、クリアアドレスバッファとし
て本実施例では一個のブロックアドレスのみ格納できる
レジスタを想足したが、複数個のブロックアドレスを格
納できるようにし、バスの待合わせの確率を減じること
により、性能の向上を計ることも可能である。
明らかである。たとえば、クリアアドレスバッファとし
て本実施例では一個のブロックアドレスのみ格納できる
レジスタを想足したが、複数個のブロックアドレスを格
納できるようにし、バスの待合わせの確率を減じること
により、性能の向上を計ることも可能である。
を九、クリアアドレスレジスタを複数個設け、複数個の
ブロックアドレスを格納できるようにし、更に、これら
のレジスタの内容とクリアバスからのブロックアドレス
の内容の一致を検出できるようにし、テゞイレクトリの
検索回数を減少させるとともに、プロセッサからのテ゛
イレクトリへのアクセスに対する妨害を減少させること
により性能の向上合計ることも可能である。
ブロックアドレスを格納できるようにし、更に、これら
のレジスタの内容とクリアバスからのブロックアドレス
の内容の一致を検出できるようにし、テゞイレクトリの
検索回数を減少させるとともに、プロセッサからのテ゛
イレクトリへのアクセスに対する妨害を減少させること
により性能の向上合計ることも可能である。
また、本実施例においては、キャッシュメモリの詳細な
動作の説明、あるいは、各プロセッサから各主メモリユ
ニットへのとステム接続装置ｆ。
動作の説明、あるいは、各プロセッサから各主メモリユ
ニットへのとステム接続装置ｆ。
介したアクセス動作の詳細等も本発明の主旨とは直接関
係がないので省略しであるが、これらについても従来一
般に知られている方法により実現可能であることは明ら
かである。
係がないので省略しであるが、これらについても従来一
般に知られている方法により実現可能であることは明ら
かである。
（発明の効果）
本発明にはクリアアドレス送付のための共通バスを設け
て各プロセッサからのクリア要求はこの共通バスを介し
て他グロセッ？に送付して主メモリユニットとキャッシ
ュメモリとの内容の一致を確保することにより大幅な信
号線群の削減ができるという効果がるる。
て各プロセッサからのクリア要求はこの共通バスを介し
て他グロセッ？に送付して主メモリユニットとキャッシ
ュメモリとの内容の一致を確保することにより大幅な信
号線群の削減ができるという効果がるる。
第１図は本発明の一実施例を示すブロック図である。
Ｍｌ 、Ｍ２ 、Ｍ３・・・主メモリユニット、 ８Ｃ
Ｕ・・・システム接続装置、Ｐｌ、Ｐ２．Ｐ３・・・プ
ロセッサ、ＣＩ、Ｃ２，Ｃ３・・・キャッシュメモリ、
ＣＣＩ 。 ＣＣ２、ＣＣ３・・・クリア制御（ロ）路％ＣＡＬ−ｋ
ｌ 、 ＣＡｋ＆２ 。 ＣＡＲ３・・・クリアアドレスレジスタ、ＤＩ、Ｄ２゜
Ｄ３・・・デ鶏しクトリ、ＣＡＮ 、 ＣＡ２ 、 Ｃ
Ａ３・・・クリアアドレスバッファ、ＣＡＤ・・・クリ
アアドレスバス、ＣＲＢ・・・クリア要求バス、ｃｇｌ
、 （Ｊ２ 、 ＣＲＢ・・・クリア！！末回路。
Ｕ・・・システム接続装置、Ｐｌ、Ｐ２．Ｐ３・・・プ
ロセッサ、ＣＩ、Ｃ２，Ｃ３・・・キャッシュメモリ、
ＣＣＩ 。 ＣＣ２、ＣＣ３・・・クリア制御（ロ）路％ＣＡＬ−ｋ
ｌ 、 ＣＡｋ＆２ 。 ＣＡＲ３・・・クリアアドレスレジスタ、ＤＩ、Ｄ２゜
Ｄ３・・・デ鶏しクトリ、ＣＡＮ 、 ＣＡ２ 、 Ｃ
Ａ３・・・クリアアドレスバッファ、ＣＡＤ・・・クリ
アアドレスバス、ＣＲＢ・・・クリア要求バス、ｃｇｌ
、 （Ｊ２ 、 ＣＲＢ・・・クリア！！末回路。
Claims (1)
- 【特許請求の範囲】 キャッシュメモリを備えているプロセッサを少なくとも
２台を含む複数台のプロセッサと１台以上の主メモリユ
ニットとがシステム接続装置を介して接続されているマ
ルチプロセッサシステムのキャッシュメモリ方式におい
て、 前記複数台のプロセッサのすべてに接続されてクリア情
報を伝達するクリア情報伝達バスと、前記各プロセッサ
に設けられ前記主メモリユニットへの書込み要求に際し
て前記書込み要求により起動し前記クリア情報伝達バス
に前記書込み要求に対応するクリア要求信号と前記書込
み要求の要求する書込アドレスに対応するクリアアドレ
ス信号とを送出するクリア情報送出手段と、 前記キャッシュメモリを備えたプロセッサのそれぞれに
設けられ前記クリア情報伝達バスからの前記クリア要求
信号の供給に応答して前記クリアアドレス信号に対応す
るブロックが前記キャッシュメモリに存在するときには
該ブロックを無効化するクリア制御手段とを含むことを
特徴とするキャッシュメモリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60173425A JPS6232553A (ja) | 1985-08-06 | 1985-08-06 | キヤツシユメモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60173425A JPS6232553A (ja) | 1985-08-06 | 1985-08-06 | キヤツシユメモリ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232553A true JPS6232553A (ja) | 1987-02-12 |
Family
ID=15960212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60173425A Pending JPS6232553A (ja) | 1985-08-06 | 1985-08-06 | キヤツシユメモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142909U (ja) * | 1987-03-09 | 1988-09-20 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464944A (en) * | 1977-11-02 | 1979-05-25 | Fujitsu Ltd | Buffer invalidating system for multi-cpu system |
-
1985
- 1985-08-06 JP JP60173425A patent/JPS6232553A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464944A (en) * | 1977-11-02 | 1979-05-25 | Fujitsu Ltd | Buffer invalidating system for multi-cpu system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142909U (ja) * | 1987-03-09 | 1988-09-20 |
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