JPS62296544A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にｙ出力バッフ
ァ回路を有する半導体集積回路装置に関する。Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and particularly to a semiconductor integrated circuit device having a y-output buffer circuit.
半導体集積回路は、昨今、その集積度が増大すると共に
、汎用ゲートアレイ等に代表されるセミカスタムＬＳＩ
の分野では、その入出力端子数も増大し、現在２０
０〜２５０端子のＬＳＩも一般的となシつつある。それ
に伴い、高集積度、多端子のＬＳＩの機能試験、ＤＣ試
験及びＡＣ試験の試験手順及び試験データの作成はます
ます複雑になり、そのコストも膨大になると共に、テス
ターによる試験時間も長時間化し、試験コストも高価な
ものになっている。次に従来の半導体集積回路装置につ
いて、図面を用いて説明する。In recent years, the degree of integration of semiconductor integrated circuits has increased, and semi-custom LSIs such as general-purpose gate arrays are becoming more popular.
In the field of
LSIs with 0 to 250 terminals are also becoming common. As a result, the test procedures and test data creation for functional tests, DC tests, and AC tests for highly integrated, multi-terminal LSIs have become increasingly complex, their costs have become enormous, and the test time required by testers has become long. and testing costs have become expensive. Next, a conventional semiconductor integrated circuit device will be explained using drawings.
第４図は従来の半導体集積回路の一例のレイアウト図で
ある。FIG. 4 is a layout diagram of an example of a conventional semiconductor integrated circuit.
第４図において、４１は半導体チップ、４２は外部端子
、４３は入力バッファ回路、４４は出力バッファ、４５
は内部回路領域、４６は内部回路と入力バッファ回路、
内部回路と出力バッファ回路、入力バッファ回路と外部
端子、及び出力バッファ回路と外部端子とをそれぞれ接
続する配線である。In FIG. 4, 41 is a semiconductor chip, 42 is an external terminal, 43 is an input buffer circuit, 44 is an output buffer, 45
is an internal circuit area, 46 is an internal circuit and an input buffer circuit,
These are wirings that respectively connect the internal circuit and the output buffer circuit, the input buffer circuit and the external terminal, and the output buffer circuit and the external terminal.
第５図は従来の出力バッファ回路の種々の例を示す図で
ある。FIG. 5 is a diagram showing various examples of conventional output buffer circuits.
第５図において、（ａ）図と（ｂ）図はデータ入力端子
のみを有する出力バッファ回路、（Ｃ）図〜（ｆ）図は
データ入力端子及び制御入力端子（イネーブル端子）を
有する出力バッファ回路の例を示す。また、第５図にお
いて、１ｌ−１６はデータ入力端子、ＥＮ３〜ＥＮ、は
制御入力端子、Ｏ１〜０６は出力端子である。これらの
出力バッファ回路の機能は、それぞれ右側の真理値表に
示しである。真理値表中本の記号は、データ入力端子に
、“０”を与えても、″１”を与えても、出力端子は同
じ結果になることを示す。一般には、ドントケア（Ｄｏ
ｎ’ｔ ｃａｒｅ ）という。Ｈｚは出力端子が高イン
ピーダンス状態であることを示す。In Figure 5, Figures (a) and (b) are output buffer circuits that have only data input terminals, and Figures (C) to (f) are output buffer circuits that have data input terminals and control input terminals (enable terminals). An example of a circuit is shown. Further, in FIG. 5, 1l-16 is a data input terminal, EN3 to EN are control input terminals, and O1 to 06 are output terminals. The functions of these output buffer circuits are shown in the truth table on the right. The symbols in the middle of the truth table indicate that whether "0" or "1" is given to the data input terminal, the same result will be obtained at the output terminal. In general, don't care
(n't care). Hz indicates that the output terminal is in a high impedance state.
従来の出力バッファ回路は、ＬＳＩ の内部回路部分
からのＬＳＩ が当初設計された目的となるＬＳＩ
本来の機能を外部に与えるデータ信号か、或いは、デー
タ信号と出力バッファ回路の制御信号かを入力して、出
力端子へ伝えるのみである為、出力バッファ回路の出力
端子の状態を′０”にしたり、′１”にしたシ、高イン
ピーダンス状態にする為には、ＬＳＩ 本来の機能に
添って、ＬＳＩを動作させなければならない為に、複雑
で長大な試験パターンをＬＳＩ の入力端子へ与える
必要がある。ＬＳＩ 試験機等で、任意の出力端子を
任意の状態（“０”、“１″、高インピーダンス）にす
る為には、長時間の試験機占有時間が必要であり、試験
コストが高価になるという欠点があった。A conventional output buffer circuit is an LSI whose internal circuit portion is the purpose for which the LSI was originally designed.
Since the data signal that provides the original function to the outside, or the data signal and the control signal of the output buffer circuit, is simply input and transmitted to the output terminal, the state of the output terminal of the output buffer circuit is set to '0'. In order to put the LSI into a high impedance state, it is necessary to operate the LSI according to its original function, so it is necessary to apply a complex and long test pattern to the input terminal of the LSI. There is. In order to set any output terminal to any state (“0”, “1”, high impedance) on an LSI testing machine, etc., it is necessary to occupy the test machine for a long time, which increases the testing cost. There was a drawback.
本発明の半導体集積回路装置は、半導体集積回路チップ
上に設けられた外部端子と、該外部端子に出力端が接続
する出力バッファ回路を有する半導体集積回路装置にお
いて、前記出力バッファ回路は出力端が前記外部端子に
接続する出力駆動回路と該出力駆動回路の入力端子に出
力端子が接続するセレクタ回路とを有し、前記セレクタ
回路は通常の入力端子と試験用の入力端子とモード選択
端子とを有し、前記モード選択端子に入力されるモード
信号によってノーマルモードが選択されたときＫは前記
通常の入力端子に入力された信号を前記セレクタ回路の
出力端子に出力し、テストモードが選択されたときは前
記試験用の入力端子に入力された信号を前記セレクタ回
路の出力端子に出力するように構成されている。A semiconductor integrated circuit device of the present invention includes an external terminal provided on a semiconductor integrated circuit chip and an output buffer circuit whose output terminal is connected to the external terminal, wherein the output buffer circuit has an output terminal connected to the external terminal. It has an output drive circuit connected to the external terminal and a selector circuit whose output terminal is connected to the input terminal of the output drive circuit, and the selector circuit has a normal input terminal, a test input terminal, and a mode selection terminal. and when the normal mode is selected by the mode signal input to the mode selection terminal, K outputs the signal input to the normal input terminal to the output terminal of the selector circuit, and the test mode is selected. In this case, the signal input to the test input terminal is output to the output terminal of the selector circuit.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の基本構成を示すブロック図である。FIG. 1 is a block diagram showing the basic configuration of the present invention.
第１図のｌａＪ図は出力駆動回路がデータ入力端子のみ
を有する場合の出力バッファ回路の例、また、０）図は
出力駆動回路がデータ入力端子及び制御入力端子（イネ
ーブル端子）を有する場合の出力バッファ回路の例であ
る。The laJ diagram in Figure 1 is an example of an output buffer circuit when the output drive circuit has only a data input terminal, and Figure 0) is an example of an output buffer circuit when the output drive circuit has a data input terminal and a control input terminal (enable terminal). This is an example of an output buffer circuit.
第１図（ａｌにおいて、出力駆動回路２は第５図の（ａ
ｌまたはΦ）Ｋ相当するデータ入力端子のみを入力端子
として有する回路である。また、第１図（ｂ）において
、出力駆動回路５は第５図の（Ｃ）〜（ｆ）Ｋ相当する
データ入力端子及び制御入力端子（イネーブル端子）を
有する回路である。３，６はセレクタ回路、ＯＤ□、Ｏ
Ｄ２はそれぞれ出力駆動回路ａ５の出力端子、ＳＤは出
力駆動回路４５のデータ入力端子で、且つ、セレクタ回
路３，６のデータ出力端子、ＳＥＮは出力駆動回路５の
制御入力端子で、且つ、セレクタ回路６０制御出力端子
、Ｄは通常のデータ入力端子、ＴＤは試験データ入力端
子、ＥＮは通常の制御信号入力端子、ＴＥＮはテスト時
の試験制御入力端子、ＴｌとＴ２ はモード選択端子で
ある。In FIG. 1 (al), the output drive circuit 2 is shown in FIG. 5 (a
This circuit has only data input terminals corresponding to 1 or Φ)K as input terminals. Further, in FIG. 1(b), the output drive circuit 5 is a circuit having data input terminals and control input terminals (enable terminals) corresponding to (C) to (f)K in FIG. 5. 3 and 6 are selector circuits, OD□, O
D2 is the output terminal of the output drive circuit a5, SD is the data input terminal of the output drive circuit 45 and the data output terminal of the selector circuits 3 and 6, SEN is the control input terminal of the output drive circuit 5, and the selector The circuit 60 has a control output terminal, D is a normal data input terminal, TD is a test data input terminal, EN is a normal control signal input terminal, TEN is a test control input terminal during testing, and Tl and T2 are mode selection terminals.
モード選択端子ＴｌとＴ２ に入力される信号がノーマ
ルモードを選択している時は、データ入力端子りに入力
された信号がデータ出力端子ＳＤに出力され、制御入力
端子ＥＮに入力された信号が制御出力端子ＳＥＮ に出
力される。When the signals input to the mode selection terminals Tl and T2 select the normal mode, the signal input to the data input terminal is output to the data output terminal SD, and the signal input to the control input terminal EN is output to the data output terminal SD. It is output to the control output terminal SEN.
モード選択端子Ｔ１とＴ２ に入力される信号がテスト
モードを選択している時は、試験データ入力端子ＴＤに
入力された信号がデータ出力端子ＳＤに出力され、試験
制御入力端子ＴＥＮ に入力された信号が制御出力端子
ＳＥＮ に出力される。When the signals input to mode selection terminals T1 and T2 select the test mode, the signal input to test data input terminal TD is output to data output terminal SD, and the signal input to test control input terminal TEN is output to data output terminal SD. A signal is output to the control output terminal SEN.
出力端子ＯＤ、 の状態は、出力駆動回路２０種類（
第５図（ａｌ又は（ｂ））の動作によって、データ出力
端子ＳＤに入力された信号の結果として決まる。The state of output terminal OD, is determined by 20 types of output drive circuits (
The operation shown in FIG. 5 (al or (b)) determines the result of the signal input to the data output terminal SD.
出力端子ＯＤ２ の状態は出力駆動回路５（第５図（Ｃ
１〜（ｆ））の動作によって、データ出力端子８Ｄと制
御出力端子ＳＥＮ にセレクタ回路６から与えられた信
号の結果として決まる。出力バッファ回路１及び４の動
作の真理値表をそれぞれ、第１表。The state of the output terminal OD2 is determined by the output drive circuit 5 (Fig. 5(C)
1 to (f)) are determined as a result of the signals applied from the selector circuit 6 to the data output terminal 8D and the control output terminal SEN. Table 1 shows truth tables for the operations of output buffer circuits 1 and 4, respectively.
第２表に示す。Shown in Table 2.
第２図は本発明の第１の実施例を示す回路図である。FIG. 2 is a circuit diagram showing a first embodiment of the present invention.
第２図（ａｌは、出力駆動回路１２がデータ入力端■
＊は”０”と“１″のどちらでも良いことを示す。Figure 2 (al indicates that the output drive circuit 12 is at the data input terminal
* indicates that either "0" or "1" is acceptable.
第 ２ 表
（へ）＊は＊Ｏｎと′１”のどちらでも良いことを示す
。Table 2 (to) * indicates that either *On or '1'' is acceptable.
子ＳＤのみを有する場合の出力バッファ回路の例、第２
図中）は出力駆動回路１５がデータ入力端子ＳＤ及び制
御入力端子（イネーブル端子）ＳＥＮ を有する場合の
出力バッファ回路の例である。Example of output buffer circuit when having only child SD, 2nd
(in the figure) is an example of an output buffer circuit when the output drive circuit 15 has a data input terminal SD and a control input terminal (enable terminal) SEN.
第１図（ａｌの出力バッファ回路１１はセレクタ回路１
３にＭＩＳ型トランジスタＱ１．Ｑ２によるトランスフ
ァーゲートを用い、出力駆動回路１２として第５図（ａ
ｌのバッファ回路を使用した例であシ、第１図中）の出
力バッファ回路１４はセレクタ回路１６にＭＩＳ型トラ
ンジスタＱ！、Ｑ２によるトランスファゲートを用い、
出力駆動回路１５に第５図（ｅ）のバッファ回路を使用
した例である。FIG. 1 (The output buffer circuit 11 of al is the selector circuit 1
3, an MIS type transistor Q1. Using a transfer gate with Q2, the output drive circuit 12 is shown in FIG.
In this example, the output buffer circuit 14 shown in FIG. 1 uses a MIS type transistor Q! , using a transfer gate with Q2,
This is an example in which the buffer circuit shown in FIG. 5(e) is used as the output drive circuit 15.
この実施例の出力バッファ回路１１．１４の動作は、ト
ランジスタＱｌとＱ２がＮチャネルトランジスタの場合
正論理としてそれぞれ第３表、ｇ４表の真理値表の動作
を行う。但し、Ｐチャネルトランジスタを用いても同様
のセレクタ回路が構成出来ることは言うまでもない。The output buffer circuits 11 and 14 of this embodiment operate as shown in the truth tables of Table 3 and Table g4, respectively, as positive logic when transistors Ql and Q2 are N-channel transistors. However, it goes without saying that a similar selector circuit can be constructed using P-channel transistors.
第３表
■ ＊は′０″とａｔ １ｓｔのどちらでも良いことを
示す。Table 3 ■ * indicates that either '0'' or at 1st is acceptable.
第 ４ 表 ■ ＊は“０″とｕ１＃のどちらでも良いことを示す。Table 4 ■ * indicates that either “0” or u1# is acceptable.
第３図は本発明の第２の実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
第３図のｉａ１図は、出力駆動回路２１がデータ入力端
子８Ｄのみを有する場合の出力バッファ回路の例、（ｂ
）図は、出力駆動回路２４がデータ入力端子ＳＤ及び制
御入力端子（イネーブル端子） ＳＥＮを有する場合の
出力バッファ回路の例である。Diagram ia1 in FIG. 3 shows an example of the output buffer circuit when the output drive circuit 21 has only the data input terminal 8D, (b
) is an example of an output buffer circuit when the output drive circuit 24 has a data input terminal SD and a control input terminal (enable terminal) SEN.
第３図１ａｌの出力バッファ回路２１は、セレクタ回路
２３にＰチャネルトランジスタＰｌ、Ｐ２とＮチャネル
トランジスタＮｌ、Ｎ２を用いて構成した０Ｍ０８回路
のトランスファゲートを用い、出力駆動回路２２に第５
図（ａｌのバッファ回路を使用した例であり、第１図中
）の出力バッファ回路２４は、セレクタ回路２６にＰ及
びＮチャネルトランジスタＰ□ｒ Ｐ２ ｒ Ｎ□ｒＮ
２を用いて構成した０Ｍ０８回路によるトランスファゲ
ートを用い、出力駆動回路２５には第５図（Ｃ）のバッ
ファ回路を使用した例である。The output buffer circuit 21 in FIG. 3 1al uses a transfer gate of an 0M08 circuit configured using P-channel transistors Pl, P2 and N-channel transistors Nl, N2 for the selector circuit 23, and a fifth
The output buffer circuit 24 in the figure (this is an example using the buffer circuit of al, in Figure 1) has P and N channel transistors P□r P2 r N□rN in the selector circuit 26.
This is an example in which a transfer gate formed by an 0M08 circuit constructed using 2 is used, and the buffer circuit shown in FIG. 5(C) is used as the output drive circuit 25.
第３図１ａｌ 、 （ｂ）に示す出力バッファ回路の動
作は、それぞれ、第３表、第４表の真理値表の動作を行
う。The operations of the output buffer circuits shown in FIGS. 3A and 3B are as shown in the truth tables in Tables 3 and 4, respectively.
第２図、第３図に示す様に、セレクタ回路にトランスフ
ァゲートを用いれば、セレクタ回路による、出力バッフ
ァ回路の遅延時間の増加を小さく押えることが出来る為
、ＮＡＮＤゲートやＮＯＲゲートの組合せでセレクタ回
路を構成した場合より有益である。また、テストモード
時の信号の伝播は遅くても良いが、通常モードの信号の
伝播遅延時間は小さくする必要がある場合は、ノーマル
モード時の信号の伝播経路を構成するトランジスタＱｌ
、Ｐ１．Ｎｌを比較的大きい駆動能力のトランジスタ（
チャネル幅Ｗが大きいもの）を用い、テストモード時の
信号の伝播経路を構成するトランジスタＱ２ ＋ Ｐ２
ｒ Ｎ２ を比較的小さい駆動能力のトランジスタ
（チャネル幅Ｗが小さいもの）を用いれば、セレクタ回
路のチップ上のレイアウト面積を小さく出来るメリット
がある。As shown in Figures 2 and 3, if a transfer gate is used in the selector circuit, the increase in delay time of the output buffer circuit due to the selector circuit can be kept to a minimum. It is more beneficial than when the circuit is constructed. In addition, although the signal propagation in the test mode may be slow, if the propagation delay time of the signal in the normal mode needs to be small, the transistor Ql that constitutes the signal propagation path in the normal mode
, P1. Nl is a transistor with relatively large driving capacity (
(with a large channel width W), and constitutes the signal propagation path in the test mode.
If a transistor with a relatively small driving capacity (with a small channel width W) is used for r N2 , there is an advantage that the layout area on the chip of the selector circuit can be reduced.
以上説明したように本発明は、出力端子な′０”。 As explained above, the present invention has an output terminal '0'.
＠ １ ＃、″′高インピーダンス”のいずれかの任意
の状態に、内部回路の論理状態とは独立に試験時に設定
することを可能にすることによル、出力バッフ７回路の
ＤＣ試験、ＡＣ試験を容易に行うことが出来る為、試験
パターンの作成を簡単にし、且つ、試験コストの低減を
可能にする効果がある。DC testing of the output buffer 7 circuit, AC Since the test can be easily performed, the test pattern can be easily created and the test cost can be reduced.
第１図は本発明の基本構成を示すブロック図、第２図は
本発明の第１の実施例の回路図、第３図は本発明の第２
の実施例の回路図、第４図は従来の半導体集積回路の一
例のレイアウト図、第５図は従来の出力バッファ回路の
例を示す図である。
１．１１．２１・・・・・・出力バッファ回路、２，１
２゜２２・・・・・・出力駆動回路、３，１３．２３・
・・・・・セレクタ回路、４，１４．２４・・・・・・
出力バッファ回路、５，１５゜２５・・・・・・出力駆
動回路、６，１６．２６・・・・・・セレクタ 。
回路、４１・・・・・・半導体チップ、４２・・・・・
・外部端子、４３・・・・・・入力バッファ回路、４４
・・・・・・出力バッファ回路、４５・・・・・・内部
回路領域、４６・・・・・・配線、１０１〜１０６・・
・・・・出力バッファ、Ｄ・・・・・・データ入力端子
、ＥＮ、ＥＮ、〜ＥＮ６・・・・・・制御入力端子、■
１〜工６・・・・・・データ入力端子、Ｎ、、Ｎ２・・
・・・・Ｎチャネルトランジスタ、Ｏ１〜ｏｓ 、ＯＤ
、〜ＯＤ４・・・・・・出力端子＊ Ｐｌ＊Ｐ２・・・
・・・Ｐチャネルトランジスタ、Ｑｌ、Ｑｚ・・・・・
・ＭＩＳ型トランジスタ、８Ｄ・・・・・・データ出力
端子、ＳＥＮ・・・・・・制御出力端子、ＴＩ＋Ｔｆｆ
ｉ・・・・・・モード選択端子、ＴＤ・・・・−・試験
データ入力端一１４＝
子、ＴＥＮ ・・・・・・試験制御入力端子。
（久）
（ｔ））
猶１１￥Ｔ
（し）
（ｊ−６７）
２グ
（３−ｂ）
隼４−１FIG. 1 is a block diagram showing the basic configuration of the present invention, FIG. 2 is a circuit diagram of a first embodiment of the present invention, and FIG. 3 is a circuit diagram of a second embodiment of the present invention.
FIG. 4 is a layout diagram of an example of a conventional semiconductor integrated circuit, and FIG. 5 is a diagram showing an example of a conventional output buffer circuit. 1.11.21...Output buffer circuit, 2,1
2゜22...Output drive circuit, 3,13.23.
...Selector circuit, 4,14.24...
Output buffer circuit, 5, 15° 25... Output drive circuit, 6, 16.26... Selector. Circuit, 41...Semiconductor chip, 42...
・External terminal, 43...Input buffer circuit, 44
...Output buffer circuit, 45...Internal circuit area, 46...Wiring, 101-106...
...Output buffer, D...Data input terminal, EN, EN, ~EN6...Control input terminal, ■
1 to 6... Data input terminal, N,, N2...
...N-channel transistor, O1~os, OD
, ~OD4...Output terminal* Pl*P2...
...P channel transistor, Ql, Qz...
・MIS type transistor, 8D...data output terminal, SEN...control output terminal, TI+Tff
i...Mode selection terminal, TD...--Test data input terminal 14 = child, TEN...Test control input terminal. (ku) (t)) 11￥T (shi) (j-67) 2g (3-b) Hayabusa 4-1
Claims (3)
、該外部端子に出力端が接続する出力バッファ回路を有
する半導体集積回路装置において、前記出力バッファ回
路は出力端が前記外部端子に接続する出力駆動回路と該
出力駆動回路の入力端子に出力端子が接続するセレクタ
回路とを有し、前記セレクタ回路は通常の入力端子と試
験用の入力端子とモード選択端子とを有し、前記モード
選択端子に入力されるモード信号によってノーマルモー
ドが選択されたときには前記通常の入力端子に入力され
た信号を前記セレクタ回路の出力端子に出力し、テスト
モードが選択されたときは前記試験用の入力端子に入力
された信号を前記セレクタ回路の出力端子に出力するこ
とを特徴とする半導体集積回路装置。(1) In a semiconductor integrated circuit device having an external terminal provided on a semiconductor integrated circuit chip and an output buffer circuit having an output terminal connected to the external terminal, the output buffer circuit has an output terminal connected to the external terminal. It has an output drive circuit and a selector circuit whose output terminal is connected to the input terminal of the output drive circuit, and the selector circuit has a normal input terminal, a test input terminal, and a mode selection terminal, and the selector circuit has a normal input terminal, a test input terminal, and a mode selection terminal. When the normal mode is selected by the mode signal input to the terminal, the signal input to the normal input terminal is output to the output terminal of the selector circuit, and when the test mode is selected, the signal input to the test input terminal is output to the output terminal of the selector circuit. A semiconductor integrated circuit device, wherein a signal input to the selector circuit is output to an output terminal of the selector circuit.
ている特許請求の範囲第（１）項記載の半導体集積回路
装置。(2) A semiconductor integrated circuit device according to claim (1), wherein the selector circuit is constituted by a transfer gate.
トのトランジスタのうちのノーマルモード時のデータ入
力及び制御入力信号の伝播経路を構成する部分のトラン
ジスタの寸法に比してテストモード時の試験データ入力
及び試験制御入力信号の伝播経路を構成する部分のトラ
ンジスタの寸法を小さくした特許請求の範囲第（２）項
記載の半導体集積回路装置。(3) Among the transfer gate transistors constituting the selector circuit, the test data input and The semiconductor integrated circuit device according to claim 2, wherein the dimensions of the transistors forming the propagation path of the test control input signal are reduced.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142332A JPS62296544A (en) | 1986-06-17 | 1986-06-17 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142332A JPS62296544A (en) | 1986-06-17 | 1986-06-17 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62296544A true JPS62296544A (en) | 1987-12-23 |
| JPH0553071B2 JPH0553071B2 (en) | 1993-08-09 |
Family
ID=15312890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142332A Granted JPS62296544A (en) | 1986-06-17 | 1986-06-17 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62296544A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006317398A (en) * | 2005-05-16 | 2006-11-24 | Sharp Corp | Semiconductor integrated circuit and test method of product loading the semiconductor integrated circuit |
-
1986
- 1986-06-17 JP JP61142332A patent/JPS62296544A/en active Granted
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| JP2006317398A (en) * | 2005-05-16 | 2006-11-24 | Sharp Corp | Semiconductor integrated circuit and test method of product loading the semiconductor integrated circuit |
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|---|---|
| JPH0553071B2 (en) | 1993-08-09 |
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