JPS62295159A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS62295159A JPS62295159A JP13792886A JP13792886A JPS62295159A JP S62295159 A JPS62295159 A JP S62295159A JP 13792886 A JP13792886 A JP 13792886A JP 13792886 A JP13792886 A JP 13792886A JP S62295159 A JPS62295159 A JP S62295159A
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- 230000002457 bidirectional effect Effects 0.000 claims abstract description 11
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- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
共通バスを、アドレス転送シーケンスと、データ転送シ
ーケンスとで時分割で使用しており、データ転送シーケ
ンスでのデータ長が、アドレス転送シーケンスでのデー
タ長より短いデータ転送方式をとるデータ処理システム
において、上記データ転送シーケンス時に、該共通バス
上のデータが載せられていないバス（ＡＥ１６〜２１）
上に、例えば、誤り訂正符号（ＦＣＣ）コード等の双方
向性のデータを載せることにより、該共通バスの使用さ
れていないタイミングで、付加データの転送を行うと共
に、特定の装置で、上記ＦＣＣコードの生成と。
ーケンスとで時分割で使用しており、データ転送シーケ
ンスでのデータ長が、アドレス転送シーケンスでのデー
タ長より短いデータ転送方式をとるデータ処理システム
において、上記データ転送シーケンス時に、該共通バス
上のデータが載せられていないバス（ＡＥ１６〜２１）
上に、例えば、誤り訂正符号（ＦＣＣ）コード等の双方
向性のデータを載せることにより、該共通バスの使用さ
れていないタイミングで、付加データの転送を行うと共
に、特定の装置で、上記ＦＣＣコードの生成と。
チェックを行うようにしたものである。
本発明は、共通バスを、アドレス転送シーケンスと、デ
ータ転送シーケンスとで時分割で使用しており、データ
転送シーケンスでのデータ長が、アドレス転送シーケン
スでのデータ長より短いデータ転送方式とるデータ処理
システムにおける、共通バス上のデータ転送方式に関す
る。
ータ転送シーケンスとで時分割で使用しており、データ
転送シーケンスでのデータ長が、アドレス転送シーケン
スでのデータ長より短いデータ転送方式とるデータ処理
システムにおける、共通バス上のデータ転送方式に関す
る。
近年の共通バス方式の計算機システムにおいては、主記
憶容量の増大に伴い、データ線よりアドレス線の本数が
多くなってきている。
憶容量の増大に伴い、データ線よりアドレス線の本数が
多くなってきている。
又、これらのデータ線、アドレス線の増加により、該共
通バスの信号線が増えた為、アドレスと。
通バスの信号線が増えた為、アドレスと。
データを時分割で転送することで、該共通バスの信号線
の増加を抑える方式が採用されている。
の増加を抑える方式が採用されている。
このように、アドレスと、データとを時分割で転送する
方式においては、本数の多いアドレス線の数だけのバス
線を設けることになる為、データ転送シーケンスでは使
用されないアドレス線があり、該共通バスに対する効果
的なデータ転送方式％式％ 〔従来の技術〕 第３図は従来のデータ転送方式を説明する図であり、（
ａ）はシステム構成を示し、（ｂ）は動作タイムチャー
トを示している。
方式においては、本数の多いアドレス線の数だけのバス
線を設けることになる為、データ転送シーケンスでは使
用されないアドレス線があり、該共通バスに対する効果
的なデータ転送方式％式％ 〔従来の技術〕 第３図は従来のデータ転送方式を説明する図であり、（
ａ）はシステム構成を示し、（ｂ）は動作タイムチャー
トを示している。
以下、メモリ１〜５（３）に対するライト、リード動作
を例にして、共通バスにおける従来のデータ転送方式を
説明する。
を例にして、共通バスにおける従来のデータ転送方式を
説明する。
ライト動作の場合：
先ず、アドレス転送シーケンス■において、プロセッサ
（ＣＰＵ） １からアドレスラッチイネーブル信号（様
ＬＥ）が付勢されると同時に、共通バス（ＡＤＯＯ〜１
５．及び、又はＡＥ１６〜２１）５にアドレスが送出さ
れ、メモリ１〜５（３）で受信される。
（ＣＰＵ） １からアドレスラッチイネーブル信号（様
ＬＥ）が付勢されると同時に、共通バス（ＡＤＯＯ〜１
５．及び、又はＡＥ１６〜２１）５にアドレスが送出さ
れ、メモリ１〜５（３）で受信される。
続いて、データ転送シーケンス■に入り、プロセッサ（
ＣＰＵ） １において、ライトデータに対する、例えば
パリティビットが生成され、専用のパリティビット（Ｐ
Ｃ）線でメモリ３に送出されると共に、該ライトデータ
（１６ビツト）は、該共通バス５上のＡＤＯＯ〜１５を
介して、メモリ１〜５（３）に送出されると、メモリ１
〜５（３）はパリティチェックを行うと共に、正常であ
れば、プロセッサ（ＣＰＵ）１からのデータ有効表示信
号（本ＤＥＮ）と共に書き込みを行い、書き込み終了表
示信号（＊ＲＥＡＤＹ）を、プロセッサ（ＣＰＵ） １
に返送していた。
ＣＰＵ） １において、ライトデータに対する、例えば
パリティビットが生成され、専用のパリティビット（Ｐ
Ｃ）線でメモリ３に送出されると共に、該ライトデータ
（１６ビツト）は、該共通バス５上のＡＤＯＯ〜１５を
介して、メモリ１〜５（３）に送出されると、メモリ１
〜５（３）はパリティチェックを行うと共に、正常であ
れば、プロセッサ（ＣＰＵ）１からのデータ有効表示信
号（本ＤＥＮ）と共に書き込みを行い、書き込み終了表
示信号（＊ＲＥＡＤＹ）を、プロセッサ（ＣＰＵ） １
に返送していた。
リード動作の場合ニ
ライト動作と同じようにして、最初アドレス転送シーケ
ンスのにおいて、共通バス（ＡＤＯＯ〜１５．及び、又
はＡＥ１６〜２１）５にアドレスが送出され、メモリ１
〜５（３）がアクセスされる。
ンスのにおいて、共通バス（ＡＤＯＯ〜１５．及び、又
はＡＥ１６〜２１）５にアドレスが送出され、メモリ１
〜５（３）がアクセスされる。
続くデータ転送シーケンス■において、データ要求表示
信号（＊ＤＥＮ）がプロセッサ（ＣＰＵ） １から送出
されることにより、メモ’７１〜５ （３）からデータ
有効表示信号（＊Ｉ？ＥＡＤＹ）と共に、読み出された
データ（１６ビツト）が該共通バス５上のＡＤＯＯ〜１
５に送出される。
信号（＊ＤＥＮ）がプロセッサ（ＣＰＵ） １から送出
されることにより、メモ’７１〜５ （３）からデータ
有効表示信号（＊Ｉ？ＥＡＤＹ）と共に、読み出された
データ（１６ビツト）が該共通バス５上のＡＤＯＯ〜１
５に送出される。
このとき、同時に読み出したバリティビ、７ト（ＰＢ）
は、専用のパリティビット（ＰＣ）綿でプロセッサ（Ｃ
ＰＵ） １に送出され、プロセッサ（ＣＰＩＩ） １に
おいてパリティチェックを行い、正常であると、プロセ
ッサ（ＣＰＵ） １内の、例えば、汎用レジスタ（ＧＲ
）に設定されていた。
は、専用のパリティビット（ＰＣ）綿でプロセッサ（Ｃ
ＰＵ） １に送出され、プロセッサ（ＣＰＩＩ） １に
おいてパリティチェックを行い、正常であると、プロセ
ッサ（ＣＰＵ） １内の、例えば、汎用レジスタ（ＧＲ
）に設定されていた。
上記共通バス５に対するデータ転送方式において、改良
されたデータ処理システムでは、上記データ転送シーケ
ンス■で、プロセ乙す（ＣＰＵ） １から一方向性のス
テータス情報（例えば、次のサイクルがリードであるか
、或いはライトであるかを示す情報等） ＳＴを、該共
通バスのＡＥ１６〜２１に送出し、該ステータス情報を
受信したメモリ１〜５（３）において、該次のサイクル
の動作の準備を行うことにより、該メモリアクセスの高
速化を図ることを行っているが、該データ転送シーケン
ス■での空きバスＡＥ１６〜２１の使用は、あく迄も一
方向性の、上記ステータス悄９ｐＳＴに限定されていた
。
されたデータ処理システムでは、上記データ転送シーケ
ンス■で、プロセ乙す（ＣＰＵ） １から一方向性のス
テータス情報（例えば、次のサイクルがリードであるか
、或いはライトであるかを示す情報等） ＳＴを、該共
通バスのＡＥ１６〜２１に送出し、該ステータス情報を
受信したメモリ１〜５（３）において、該次のサイクル
の動作の準備を行うことにより、該メモリアクセスの高
速化を図ることを行っているが、該データ転送シーケン
ス■での空きバスＡＥ１６〜２１の使用は、あく迄も一
方向性の、上記ステータス悄９ｐＳＴに限定されていた
。
尚、本図において、点線で囲んだ部分は、該共通バス５
に複数個の装置が接読されている場合、各装置にアドレ
スを送出する毎に、該送出されたアドレス情報を共通の
アドレスラッチ４にランチすることにより、個々の装置
において、アドレスをラッチする為のハードウェアを削
減して経済化を図る為の機構である。
に複数個の装置が接読されている場合、各装置にアドレ
スを送出する毎に、該送出されたアドレス情報を共通の
アドレスラッチ４にランチすることにより、個々の装置
において、アドレスをラッチする為のハードウェアを削
減して経済化を図る為の機構である。
又、ＮＭｉ線はノン・マスカブル割り込み線であって、
例えば、パリティエラーが検出された場合、最優先で、
プロセッサ（ＣＰＬＩ） １に割り込む為のものである
。
例えば、パリティエラーが検出された場合、最優先で、
プロセッサ（ＣＰＬＩ） １に割り込む為のものである
。
従って、従来の共通バスによるデータ転送方式において
は、データ転送シーケンス■で使用されていないアドレ
ス線（ＡＥ１６〜２１）が存在するか、使用されていて
も、一方向性のデータ転送のみであって、該共通バスの
使用効率が悪いと云う問題があった。
は、データ転送シーケンス■で使用されていないアドレ
ス線（ＡＥ１６〜２１）が存在するか、使用されていて
も、一方向性のデータ転送のみであって、該共通バスの
使用効率が悪いと云う問題があった。
又、該共通バスに接続されている装置、例えば、本図に
おけるメモリ１〜５（３）毎にパリティチェック回路を
設ける必要があり、該共通バスに接続される装置数が多
くなると、不経済になると云う問題があった。
おけるメモリ１〜５（３）毎にパリティチェック回路を
設ける必要があり、該共通バスに接続される装置数が多
くなると、不経済になると云う問題があった。
又、プロセッサ（ＣＰＵ） １と、該共通バス５に接続
される各装置との間に、専用のパリティピット線（ＰＣ
）を設ける必要があった。
される各装置との間に、専用のパリティピット線（ＰＣ
）を設ける必要があった。
本発明は上記従来の欠点に鑑み、共通バス方式のデータ
処理システムにおいて、該共通バス上でアドレスと、デ
ータとを時分割で転送する際に、データ転送シーケンス
で使用されない共通バス線（例えば、ＡＥ１６〜２１）
を利用して、双方向性の付加データを転送する方法を提
供することを目的とするものである。
処理システムにおいて、該共通バス上でアドレスと、デ
ータとを時分割で転送する際に、データ転送シーケンス
で使用されない共通バス線（例えば、ＡＥ１６〜２１）
を利用して、双方向性の付加データを転送する方法を提
供することを目的とするものである。
第１図は、本発明のデータ転送方式の構成例を示した図
である。
である。
本発明においては、共通バス方式のデータ処理システム
であって、該共通バス５を、アドレス転送シーケンス■
と、データ転送シーケンス■とで時分割で使用しており
、データ転送シーケンス■でのデータ長が、アドレス転
送シーケンス■でのデータ長より短いデータ転送方式と
るデータ処理システムにおいて、上記データ転送シーケ
ンス０時に、上記共通バス５の内の、データを送出して
いないバス線（ＡＥ１６〜２１）５上に、双方向性の機
能を備えたデータ（例えば、誤り訂正符号（ＥＣＣ）コ
ード）■を載せるようにすると共に、該双方向性の機能
を備えたデータ（例えば、誤り訂正符号（ＥＣＣ）コー
ド）■に対する処理、例えば、ＥＣＣの生成、チェック
処理を１つの制御装置（ＦＣＣ／メモリ制御部）２で行
うように構成する。
であって、該共通バス５を、アドレス転送シーケンス■
と、データ転送シーケンス■とで時分割で使用しており
、データ転送シーケンス■でのデータ長が、アドレス転
送シーケンス■でのデータ長より短いデータ転送方式と
るデータ処理システムにおいて、上記データ転送シーケ
ンス０時に、上記共通バス５の内の、データを送出して
いないバス線（ＡＥ１６〜２１）５上に、双方向性の機
能を備えたデータ（例えば、誤り訂正符号（ＥＣＣ）コ
ード）■を載せるようにすると共に、該双方向性の機能
を備えたデータ（例えば、誤り訂正符号（ＥＣＣ）コー
ド）■に対する処理、例えば、ＥＣＣの生成、チェック
処理を１つの制御装置（ＦＣＣ／メモリ制御部）２で行
うように構成する。
〔作用〕
即ち、本発明によれば、共通バスを、アドレス転送シー
ケンスと、データ転送シーケンスとで時分割で使用して
おり、データ転送シーケンスでのデータ長が、アドレス
転送シーケンスでのデータ長より短いデータ転送方式を
とるデータ処理システムにおいて、上記データ転送シー
ケンス時に、該共通バス上のデータが載せられていない
バス（ＡＥ１６〜２１）上に、誤り訂正符号（ＥＣＣ）
コード等の双方向性のデータを賎せることにより、該共
通バスの使用されていないタイミングで、付加データの
転送を行うと共に、特定の装置で該ＥＣＣコードの生成
と、チェックを一括して行うようにしたものであるので
、共通バスの使用効率を向上させると共に、パリティ、
又はＥＣＣの生成、チェックを、専用の信号線を増加さ
せることなく、システムの特定の箇所で行うことができ
、該共通バスに接続される装置毎に、パリティ、或いは
ＥＣＣチェック回路を設ける必要がなくなると云う効果
がある。
ケンスと、データ転送シーケンスとで時分割で使用して
おり、データ転送シーケンスでのデータ長が、アドレス
転送シーケンスでのデータ長より短いデータ転送方式を
とるデータ処理システムにおいて、上記データ転送シー
ケンス時に、該共通バス上のデータが載せられていない
バス（ＡＥ１６〜２１）上に、誤り訂正符号（ＥＣＣ）
コード等の双方向性のデータを賎せることにより、該共
通バスの使用されていないタイミングで、付加データの
転送を行うと共に、特定の装置で該ＥＣＣコードの生成
と、チェックを一括して行うようにしたものであるので
、共通バスの使用効率を向上させると共に、パリティ、
又はＥＣＣの生成、チェックを、専用の信号線を増加さ
せることなく、システムの特定の箇所で行うことができ
、該共通バスに接続される装置毎に、パリティ、或いは
ＥＣＣチェック回路を設ける必要がなくなると云う効果
がある。
以下本発明の実施例を図面によって詳述する。
第２図は、本発明を実施したときの動作をタイムチャー
トで示した図であり、前述の第１図、及び第２図で示し
たＥＣＣコード情報■、 ＥＣＣ／メモリ制御部２．
＊１Ｎ１０ＵＴ回路６．及び関連機構が本発明を実施す
るのに必要な手段である。尚、企図を通して、同じ符号
は同じ対象物を示している。
トで示した図であり、前述の第１図、及び第２図で示し
たＥＣＣコード情報■、 ＥＣＣ／メモリ制御部２．
＊１Ｎ１０ＵＴ回路６．及び関連機構が本発明を実施す
るのに必要な手段である。尚、企図を通して、同じ符号
は同じ対象物を示している。
本発明を実施しても、共通バス方式のデータ処理システ
ムにおけるデータ転送方式の基本動作は、特に従来と変
わることはないので省略し、ここでは、データ転送シー
ケンス■において、共通バス５の空きビット線（ＡＥ１
６〜２１）に対して、双方向性の付加データ■を転送す
る動作を中心にして、第２図の動作タイムチャートを参
照しながら第１図によって、本発明のデータ転送動作を
説明する。
ムにおけるデータ転送方式の基本動作は、特に従来と変
わることはないので省略し、ここでは、データ転送シー
ケンス■において、共通バス５の空きビット線（ＡＥ１
６〜２１）に対して、双方向性の付加データ■を転送す
る動作を中心にして、第２図の動作タイムチャートを参
照しながら第１図によって、本発明のデータ転送動作を
説明する。
先ず、本実施例においては、アドレス転送シーケンス■
のとき、共通バス５に送出されたアドレス（２２ビツト
）は、アドレスラッチ４にラッチされた後、メモ１月〜
５（３）に送出され場合を示しており、その他の基本動
作は従来方式と特に変わる所はない。
のとき、共通バス５に送出されたアドレス（２２ビツト
）は、アドレスラッチ４にラッチされた後、メモ１月〜
５（３）に送出され場合を示しており、その他の基本動
作は従来方式と特に変わる所はない。
次に、データ転送シーケンス■での動作について、詳細
に説明する。
に説明する。
ライト動作：
データ転送シーケンス■においては、アドレスデータイ
ネーブル信号（ＡＤＥＮ）が抑止され、プロセッサ（Ｃ
ＰＵ） １からのライトデータは、＊１Ｎ１０ＵＴ回路
６を介して、本発明のＥＣＣ／メモリ制御部２に送出さ
れるように機能する。
ネーブル信号（ＡＤＥＮ）が抑止され、プロセッサ（Ｃ
ＰＵ） １からのライトデータは、＊１Ｎ１０ＵＴ回路
６を介して、本発明のＥＣＣ／メモリ制御部２に送出さ
れるように機能する。
ＥＣＣ／メモリ制御部２においては、該１６ビツトデー
タが共通バス５の基本バス（ＡＤＯＯ〜１５）に送出さ
れると共に、一定の時間経過後、該データに対する、例
えば、誤り訂正符号（以下、ＥＣＣと云う）コードが生
成されて、共通バス５の拡張バス（ＡＥ１６〜２１）に
ＦＣＣコード■として送出される。
タが共通バス５の基本バス（ＡＤＯＯ〜１５）に送出さ
れると共に、一定の時間経過後、該データに対する、例
えば、誤り訂正符号（以下、ＥＣＣと云う）コードが生
成されて、共通バス５の拡張バス（ＡＥ１６〜２１）に
ＦＣＣコード■として送出される。
このとき、プロセッサ（ＣＰＵ） １からデータ有効表
示（＊ＤＥＮ）が、メモリ１〜５（３）に送出される。
示（＊ＤＥＮ）が、メモリ１〜５（３）に送出される。
上記基本バス（ＡＤＯＯ〜１５）、及び拡張バス（ＡＥ
１６〜２１）に送出された。データ、及びＥＣＣコード
■は、第２図のタイムチャートで示したタイミングにお
いて、メモＩ７１〜５ （３）で受信され、書き込みが
終了した時点において書き込み終了表示信号ｈＲＥＡＤ
Ｙ）をプロセッサ（ＣＰＵ） １に返送して、当該ライ
ト動作を終了する。
１６〜２１）に送出された。データ、及びＥＣＣコード
■は、第２図のタイムチャートで示したタイミングにお
いて、メモＩ７１〜５ （３）で受信され、書き込みが
終了した時点において書き込み終了表示信号ｈＲＥＡＤ
Ｙ）をプロセッサ（ＣＰＵ） １に返送して、当該ライ
ト動作を終了する。
リード動作：
データ転送シーケンス■において、プロセッサ（ＣＰＵ
） ｉからデータ要求表示信号（＊ＤＥＮ）が送出され
てくると、メモリ１〜５（３）から読み出された１６ビ
ツトのデータと、該データに対する６ビソトのＥＣＣコ
ードとが、データ有効表示信号（本ＲＥＡＤＹ）と共に
、それぞれ基本バス（ＡＤＯＯ〜１５）と、拡張バス（
ＡＥ１６〜２１）とに送出され、前述のＥＣＣ／メモリ
制御部２に受信される。
） ｉからデータ要求表示信号（＊ＤＥＮ）が送出され
てくると、メモリ１〜５（３）から読み出された１６ビ
ツトのデータと、該データに対する６ビソトのＥＣＣコ
ードとが、データ有効表示信号（本ＲＥＡＤＹ）と共に
、それぞれ基本バス（ＡＤＯＯ〜１５）と、拡張バス（
ＡＥ１６〜２１）とに送出され、前述のＥＣＣ／メモリ
制御部２に受信される。
ＥＣＣ／メモリ制御部２においては、該受信したデータ
とＥＣＣコード■とに基づいてＥＣＣのチェックを行い
、正常であることが認識されると、＊ ｉ Ｎ ／ Ｏ
ＵＴ回路６を介して、プロセッサ（ＣＰＵ） １に送出
され、プロセッサ（ＣＰＵ） ｉ内の、例えば、汎用レ
ジスタ（ＧＲ）に設定される。
とＥＣＣコード■とに基づいてＥＣＣのチェックを行い
、正常であることが認識されると、＊ ｉ Ｎ ／ Ｏ
ＵＴ回路６を介して、プロセッサ（ＣＰＵ） １に送出
され、プロセッサ（ＣＰＵ） ｉ内の、例えば、汎用レ
ジスタ（ＧＲ）に設定される。
該ＥＣＣチェックにおいて、若し、エラーが検出された
場合には、前述の制御線Ｎ旧が付勢され、プロセッサ（
ＣＰＵ） １に対して、エラー割り込みを行うように機
能する。
場合には、前述の制御線Ｎ旧が付勢され、プロセッサ（
ＣＰＵ） １に対して、エラー割り込みを行うように機
能する。
このように、本発明は、共通バス方式のデータ処理シス
テムにおいて、該共通バスに、アドレスと、データを時
分割で転送する際に、アドレス線のビット幅が、データ
幅より大きい場合、データ転送シーケンスにおいては、
該共通バスの一部に空きが生ずることに着目し、該空き
バスに、双方向の、例えば、ＥＣＣコードを付加して転
送すると共に、該ＥＣＣコードの生成と、チェ・７りと
を１つのＥＣＣ／メモリ制御″ｆ５部において一括して
処理するようにした所に特徴がある。
テムにおいて、該共通バスに、アドレスと、データを時
分割で転送する際に、アドレス線のビット幅が、データ
幅より大きい場合、データ転送シーケンスにおいては、
該共通バスの一部に空きが生ずることに着目し、該空き
バスに、双方向の、例えば、ＥＣＣコードを付加して転
送すると共に、該ＥＣＣコードの生成と、チェ・７りと
を１つのＥＣＣ／メモリ制御″ｆ５部において一括して
処理するようにした所に特徴がある。
以上、詳細に説明したように、本発明のデータ転送方式
は、共通バスを、アドレス転送シーケンスと、データ転
送シーケンスとで時分割で使用しており、データ転送シ
ーケンスでのデータ長が、アドレス転送シーケンスでの
データ長より短いデータ転送方式とるデータ処理システ
ムにおいて、上記データ転送シーケンス時に、該共通バ
ス（ＡＥＩ６〜２１）上のデータが載せられていないバ
ス上に、誤り訂正符号（ＥＣＣ）コード等の双方向性の
データを載せることにより、該共通バスの使用されてい
ないタイミングで、付加データの転送を行うと共に、特
定の装置で３９１Ｅｃｃコードの生成と、チェックを一
括して行うようにしたものであるので、共通バスの使用
効率を向上させると共に、パリティ。
は、共通バスを、アドレス転送シーケンスと、データ転
送シーケンスとで時分割で使用しており、データ転送シ
ーケンスでのデータ長が、アドレス転送シーケンスでの
データ長より短いデータ転送方式とるデータ処理システ
ムにおいて、上記データ転送シーケンス時に、該共通バ
ス（ＡＥＩ６〜２１）上のデータが載せられていないバ
ス上に、誤り訂正符号（ＥＣＣ）コード等の双方向性の
データを載せることにより、該共通バスの使用されてい
ないタイミングで、付加データの転送を行うと共に、特
定の装置で３９１Ｅｃｃコードの生成と、チェックを一
括して行うようにしたものであるので、共通バスの使用
効率を向上させると共に、パリティ。
又はＥＣＣの生成、チェックを、専用の信号線を増加さ
せることなく、システムの特定の箇所で行うことができ
、該共通バスに接続される装置毎に、パリティ、或いは
ＥＣＣチェック回路を設ける必要がなくなると云う効果
がある。
せることなく、システムの特定の箇所で行うことができ
、該共通バスに接続される装置毎に、パリティ、或いは
ＥＣＣチェック回路を設ける必要がなくなると云う効果
がある。
第１図は本発明によるデータ転送方式の構成例を示した
図。 第２図は本発明を実施した時の動作をタイムチャートで
示した図。 第３図は従来のデータ転送方式を説明する図。 である。 図面において、 １はプロセッサ（ＣＰＩＩ）、 ２はＥＣＣ／メモリ
制御部。 ３はメモリ１〜５． ４はアドレスラッチ。 ５は共通バス、 ６は宰ｉ Ｎ１０ＩＪＴ回路。 ＡＤＯＯ〜１５は基本バス、 ＡＥ１６〜２１は拡張
バス。 ＊ＡＬＥはアドレスラッチイネーブル信号。 ＊ＤＥＮはデータ有効表示／データ要求表示信号。 本ＲＥＡＤＹは書き込み終了表示／データ有効表示信号
。 ＊１Ｎ１０ＵＴは車１Ｎ１０ＩＪＴ回路６に対する制御
信号。 ■はアドレス転送シーケンス。 ■はデータ転送シーケンス。 ■はＥＣＣコード。
図。 第２図は本発明を実施した時の動作をタイムチャートで
示した図。 第３図は従来のデータ転送方式を説明する図。 である。 図面において、 １はプロセッサ（ＣＰＩＩ）、 ２はＥＣＣ／メモリ
制御部。 ３はメモリ１〜５． ４はアドレスラッチ。 ５は共通バス、 ６は宰ｉ Ｎ１０ＩＪＴ回路。 ＡＤＯＯ〜１５は基本バス、 ＡＥ１６〜２１は拡張
バス。 ＊ＡＬＥはアドレスラッチイネーブル信号。 ＊ＤＥＮはデータ有効表示／データ要求表示信号。 本ＲＥＡＤＹは書き込み終了表示／データ有効表示信号
。 ＊１Ｎ１０ＵＴは車１Ｎ１０ＩＪＴ回路６に対する制御
信号。 ■はアドレス転送シーケンス。 ■はデータ転送シーケンス。 ■はＥＣＣコード。
Claims (2)
- （１）共通バス方式のデータ処理システムであって、該
共通バス（５）を、アドレス転送シーケンス（［１］）
と、データ転送シーケンス（［２］）とで時分割で使用
しており、データ転送シーケンス（［２］）でのデータ
長が、アドレス転送シーケンス（［１］）でのデータ長
より短いデータ転送方式とるデータ処理システムにおい
て、 上記データ転送シーケンス（［２］）時に、上記共通バ
ス（５）の内の、データを送出していないバス線（ＡＥ
１６〜２１）に、双方向性の機能を備えたデータ（［３
］）を載せるようにしたことを特徴とするデータ転送方
式。 - （２）上記双方向性の機能を備えたデータ（［３］）に
対する処理を、該共通バス（５）に接続されている特定
の装置（２）内で行うことを特徴とする特許請求の範囲
第１項に記載のデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13792886A JPS62295159A (ja) | 1986-06-13 | 1986-06-13 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13792886A JPS62295159A (ja) | 1986-06-13 | 1986-06-13 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62295159A true JPS62295159A (ja) | 1987-12-22 |
Family
ID=15209960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13792886A Pending JPS62295159A (ja) | 1986-06-13 | 1986-06-13 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62295159A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251451A (ja) * | 1984-05-28 | 1985-12-12 | Fujitsu Ltd | 通信制御装置 |
-
1986
- 1986-06-13 JP JP13792886A patent/JPS62295159A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251451A (ja) * | 1984-05-28 | 1985-12-12 | Fujitsu Ltd | 通信制御装置 |
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