JPS62287798A - Time division speech path - Google Patents
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- JPS62287798A JPS62287798A JP13100786A JP13100786A JPS62287798A JP S62287798 A JPS62287798 A JP S62287798A JP 13100786 A JP13100786 A JP 13100786A JP 13100786 A JP13100786 A JP 13100786A JP S62287798 A JPS62287798 A JP S62287798A
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- 230000015654 memory Effects 0.000 claims abstract description 58
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- 230000006870 function Effects 0.000 description 4
- 239000003205 fragrance Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は９時分割通話路に関し、特に通話路を冗長構成
にすることなく、通話路メモリの使用効率を１００％に
して、かつ通話路メモリを低速で書き込むことが可能な
時分割通話路に関するものである。Detailed Description of the Invention 3. Detailed Description of the Invention [Industrial Field of Application] The present invention relates to a 9-time division communication path, and specifically improves the usage efficiency of communication path memory by 100% without making the communication path redundant. This invention relates to a time-division communication path in which the communication path memory can be written at a low speed.
ディジタル交換機における通話路は、タイムスロットの
入替え機能を持つ時間スイッチ（Ｔスイッチ）が基本と
なっており、音声情報ビット列群の曹き込み、記憶、読
み呂しのできるメモリ素子により入替えが行われる。時
間スイッチは１通話路メモリと保持メモリと順次書き込
みカウンタから構成される。通話路メモリは、ハイウェ
イの多重変分に当るディジタル符号化された音声情報を
格納する機能を有し、順次書き込みカウンタ２は、通話
路メモリの書き込み番地（読み出し番地）を指定する機
能を有し、保持メモリ４は１通話メモリに対しディジタ
ル符号化した音声情報を順番に読み出す（書き込む）機
能を有している。The communication path in a digital exchange is based on a time switch (T switch) that has a time slot switching function, and switching is performed using a memory element that can read, store, and read voice information bit strings. . The time switch consists of a one channel memory, a holding memory and a sequential write counter. The communication path memory has a function of storing digitally encoded voice information corresponding to multiple variations of the highway, and the sequential write counter 2 has a function of specifying a write address (read address) of the communication path memory. The holding memory 4 has a function of sequentially reading (writing) digitally encoded audio information for one call memory.
第３図は、従来の時分割通話路の構成図であり、第４図
は第３図における動作タイムチャートである。FIG. 3 is a configuration diagram of a conventional time-division communication path, and FIG. 4 is an operation time chart in FIG. 3.
第１図において、１は入力データハイウェイ。In FIG. 1, 1 is the input data highway.
２は順次書き込みカウンタ、３は通話路メモリ、４は保
持メモリ、５は出力デ・〜タハイウエイ、６は入力デー
タラッチ、７は出力データラッチである。2 is a sequential write counter, 3 is a channel memory, 4 is a holding memory, 5 is an output data highway, 6 is an input data latch, and 7 is an output data latch.
入力データハイウェイ１上を直列伝送されたデータは、
入力データラッチ６にラッチされた後、通話路メモリ３
に対して、順次書き込みカウンタ２で指示されるアドレ
スに書き込まれる。次に。The data transmitted serially on the input data highway 1 is
After being latched by the input data latch 6, the communication path memory 3
are sequentially written to the addresses indicated by the write counter 2. next.
保持メモリ４で指示されたアドレスに基づき、通話路メ
モリ３に書き込まれているデータを、任意のアドレスよ
り読み出し５出力データラツチにラッチした後、出力デ
ータハイウェイ５上のあるタイムスロットに送出する。Based on the address specified by the holding memory 4, the data written in the channel memory 3 is read from an arbitrary address, latched in an output data latch 5, and then sent to a certain time slot on the output data highway 5.
このことにより、入力データハイウェイ１上のあるタイ
ムスロットのデータを、出力データハイウェイ５上の任
意のタイムスロットに交換接続することが可能である。This allows data in a certain time slot on the input data highway 1 to be exchanged and connected to any time slot on the output data highway 5.
第４図では、入力データハイウェイ１上のチャネル＃１
のデータＡを、出力データハイウェイ５上のチャネル＃
ｍに交換接続する場合を示している。伝送されたデータ
Ａは、通話路メモリ３のカウンタ２で指示されたアドレ
スに書き込まれ（Ｗ）、次の周期の同じアドレスから読
み出された後（Ｒ）、出力ハイウェイ５に出力されると
き、保持メモリ４に記憶されたアドレスｍに送出される
。In Figure 4, channel #1 on input data highway 1
data A on output data highway 5 on channel #
The figure shows the case where the connection is exchanged to m. The transmitted data A is written to the address indicated by the counter 2 of the channel memory 3 (W), and after being read from the same address in the next cycle (R), it is output to the output highway 5. , is sent to the address m stored in the holding memory 4.
なお、データＡを通話路メモリ３に書き込む同じタイム
スロットで、他のデータの読み出しが行われるとともに
、データＡを通話路メモリ３から読み出す同じタイムス
ロットで、池のデータの書き込みが行われる。In addition, in the same time slot in which data A is written to the communication path memory 3, other data is read out, and in the same time slot in which data A is read out from the communication path memory 3, data in the other area is written.
このように、従来の時分割通話路の構成では、データハ
イウェイ上の１タイムスロツト時間に１つのデータを書
き込み、かつ読み出しができるような高速動作が可能な
通話路メモリが必要となる。As described above, the conventional time-division channel configuration requires a channel memory capable of high-speed operation such that one piece of data can be written and read in one time slot on the data highway.
本発明の目的は、このような従来の問題を改善し、通話
路メモリを冗長構成にすることなく５通話路メモリの香
き込み速度を１／２に緩和できる時分割通話路を提供す
ることにある。It is an object of the present invention to provide a time-division communication path that can reduce the speed of 5 communication path memories to 1/2 without providing a redundant configuration of the communication path memory by improving such conventional problems. It is in.
上記目的を達成するため、本発明の時分割通話路は、デ
ータの書き込み、読み出しを行う通話路メモリと、該通
話路メモリの読み出し番地を指定する保持メモリと、該
通話路メモリに順次データを書き込むための順次書き込
みカウンタとを有する時分割通話路において、２つのバ
ンクに分割された通話路メモリを有し、該２つのバンク
に対して、１タイムスロツトごとに交互に書き込みを行
い、書き込みしていない他方のバンクでは、書き込みの
２倍の速度で読み出しを行い、任意の箇所では、次の出
力タイニス０ツトデータを先行的に読み出すごとに特徴
がある。In order to achieve the above object, the time division communication path of the present invention includes a communication path memory for writing and reading data, a holding memory for specifying a read address of the communication path memory, and a communication path memory for sequentially writing data to the communication path memory. In a time-division channel having a sequential write counter for writing, the channel memory is divided into two banks, and data is written to the two banks alternately every time slot. In the other bank where data is not written, reading is performed at twice the speed of writing, and there is a characteristic that each time the next output tiny data is read in advance at an arbitrary location.
本発明においては２通話路メモリを２つのバンクに分割
し、書き込みと読み出しを１タイムスロツト時間ごとに
交互に行う、つまり入力データハイウェイ」−の奇数タ
イムスロットのデータと、偶数タイムスロツ（−のデー
タを交互に別個のバンクに書き込み、読み出しは書き込
みを行っていないバンクより、書き込み速度の２倍の速
度で行う。In the present invention, the 2-channel memory is divided into two banks, and writing and reading are performed alternately every time slot time. In other words, data in the odd time slots of the input data highway and data in the even time slots are alternately written to separate banks, and reads are performed at twice the writing speed of banks that are not being written.
このように、従来に比べて、書き込み方法と書き込み速
度が異なるため、通話路メモリへの書き込み動作速度が
緩和できるとともに、スループットの大きな時分割交換
機を実現することができる。In this way, since the writing method and writing speed are different from those of the prior art, the writing operation speed to the channel memory can be reduced, and a time division switching system with high throughput can be realized.
以下、本発明の実施例を１図面により詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to one drawing.
第１図は、本発明の一実施例を示す時分割通話路の構成
図であり、第２図１±第１図における交換パターンのタ
イミングチャートである。FIG. 1 is a configuration diagram of a time division communication path showing an embodiment of the present invention, and FIG. 2 is a timing chart of exchange patterns in FIG. 1±FIG. 1.
第１図において、１は入力データハイウェイ、２は順次
書き込みカウンタ、３−１．３−２は２つのバンクに分
割された通話路メモリ、４は保持メモリ、５は出力デー
タハイウェイ、６は入力子。In Figure 1, 1 is an input data highway, 2 is a sequential write counter, 3-1.3-2 is a channel memory divided into two banks, 4 is a holding memory, 5 is an output data highway, and 6 is an input Child.
−タラッチ、７−１．．７−２．７−３．７−４は出力
データレジスタ、８は１タイムスロッ１−ごとに入力デ
ータを振り分ける振り分は装置、９はセレクタ、１０７
１．１０−２は杏ぎ込みハイウェイ、１１−１．１１−
２は読み出しハイウェイである。- Talacci, 7-1. ．． 7-2.7-3.7-4 is an output data register, 8 is a device for distributing input data for each time slot 1-, 9 is a selector, 107
1.10-2 is Anzumi Highway, 11-1.11-
2 is a read highway.
第２図により２第１図の時分割通話路の動作原理を説明
するつ
入力データハイウェイ１上を直列伝送されたあるデータ
は、入力データラッチ６にラッチされた後、振り分は装
置８によりタイムスロット番号が奇数のときにはハイウ
ェイ１０−１を通して奇数データ用通話路メモリのバン
ク３−１に、また偶数のときにはハイウェイ１０−２を
通して偶数データ用通話路メモリのバンク３−２に、そ
れぞれ香キ込まれる。この通話路メモリ上のアドレスは
、順次書き込みカウンタ２により順次書き込まれる。FIG. 2 explains the operating principle of the time-division communication path shown in FIG. When the time slot number is an odd number, the fragrance is sent to bank 3-1 of the odd data channel memory through highway 10-1, and when it is an even number, the fragrance is sent to bank 3-2 of the even data channel memory through highway 10-2. be included. The addresses on this communication path memory are sequentially written by the sequential write counter 2.
第２図の場合、入力データハイウェイ１上のデータ列Ａ
、Ｂ、Ｃ，Ｄ・・・は、奇数データＡ、Ｃ。In the case of Figure 2, data string A on input data highway 1
, B, C, D... are odd number data A, C.
Ｅ、Ｇ・・・が書き込みハイウェイ１０−１を通り通話
路メモリ３−１に、また偶数データ１３．Ｄ。E, G, . D.
Ｆ、Ｈ・・・が書き込みハイウェイ１ｏ−２を通り通話
路メモリ３−２に、それぞれ書き込まれる。F, H, . . . are respectively written to the communication path memory 3-2 through the write highway 1o-2.
次に、読み出しの場合には、保持メモリ４の制御により
読み出されるが、ハイウェイの１タイムスロット時間を
２つに分割し、前半と後半に分けて２回読み出しを可能
にする。読み出されたデータは、読み出しハイウェイ１
１−１．１１−２を通り、出力データレジスタ７−１．
７−２．７−３．７−４にそれぞれランチされた後、セ
レクタ９により選択され、出力データハイウェイ５に送
出される。Next, in the case of reading, the data is read under the control of the holding memory 4, and one time slot time of the highway is divided into two, so that reading can be performed twice in the first half and the second half. The read data is read out on read highway 1.
1-1.11-2, and the output data register 7-1.
After being launched at 7-2, 7-3, and 7-4, they are selected by the selector 9 and sent to the output data highway 5.
第２図では、入力データ（Ａ、Ｂ、Ｃ，Ｄ、Ｅ。In FIG. 2, input data (A, B, C, D, E.
Ｆ、Ｇ、Ｈ，Ｉ）を出力データ（Ｐ’ 、Ｅ’ 、ｆ（
’ 。F, G, H, I) as output data (P', E', f(
'.
Ｂ、Ａ、Ｃ，Ｄ、Ｉ）に交換接続する場合のタイミング
チャートが示されている。ここで、ダッシュ記号（′）
は１つ前のフレームデータであることを示し、点（・）
は空きデータを示している。タイムスロット番号の奇数
のデータ（Ａ、Ｃ，Ｅ、Ｇ。A timing chart is shown in the case of switching connection to the terminals B, A, C, D, and I). where the dash symbol (′)
indicates the previous frame data, and the point (・)
indicates free data. Odd number data of time slot numbers (A, C, E, G.
■）は、書き込みハイウェイ１０−１を通り、通話路メ
モリ３−１に、タイムスロット番号偶数のデータ（Ｂ、
Ｄ、Ｆ、Ｈ）は、書き込みハイウェイ１０−２を通り、
通話路メモリ３−２に、それぞれ書き込まれる。出力ハ
イウェイの交換データは、タイムスロット＃ゴにＦ、＃
２にＥ、＃３にＨ・・・・と交換接続されるわけである
が、Ｆは偶数用通話路メモリ３−２に書き込ま九、第２
図の読み出しハイウェイ１１−２に示すタイミングでタ
イムスロットの前半に読み出されて、出力ハイウェイ５
に送出される。Ｅも同じように、前半に読み出され、出
力ハイウェイ５に送出される。続いて、１−ｆ、Ｂと読
み出される。この場合、Ｈは偶数用通話路メモリ３−２
の読み出しタイミングのタイムスロットに読み出される
が、Ｂは偶数用通話路メモリ３−２に書き込まれており
、続けて偶数用通話路メモリ３−２を読み出さなければ
ならない。■) The data (B, B,
D, F, H) pass through the writing highway 10-2,
Each is written into the communication channel memory 3-2. The output highway exchange data is F, # in time slot #go.
E is connected to #2, H is connected to #3, etc., but F is written in the even number communication path memory 3-2 and
The output highway 5 is read out in the first half of the time slot at the timing shown in the readout highway 11-2 in the figure.
sent to. Similarly, E is read out in the first half and sent to the output highway 5. Subsequently, 1-f and B are read out. In this case, H is the even channel memory 3-2.
However, since B is written in the even channel memory 3-2, the even channel memory 3-2 must be read out subsequently.
そのため、Ｈを読み出したタイムスロットの後半でＢを
読み出し、予め出力データレジスタ７−４にストアして
おく。次のタイミングのタイムスロット前半では、通話
路メモリのデータをどこも読み出さず、後半でＡを読み
出す。Therefore, B is read out in the latter half of the time slot in which H was read out, and stored in advance in the output data register 7-4. In the first half of the next time slot, no data is read from the channel memory, and in the second half, A is read.
Ｃ，Ｉ、Ｄは、それぞれタイムスロットの前半で読み出
される。このようにして、第２図に示すように、出力レ
ジスタ７−１には、Ｅ ｌ、・、Ｃ１■が順次格納され
、出力レジスタ７−２には、・。C, I, and D are each read in the first half of the time slot. In this way, as shown in FIG. 2, E1, . . . , C1■ are sequentially stored in the output register 7-1, and .
Ａ、・、・、が順次格納され、出力レジスタ７−３には
、Ｆ ／ 、 Ｔ（／、・ＩＤＩ ・、が順次格納さ
れ、出力レジスタ７−４には、・ＩＢ＋ ・、・。A, .
が順次格納される。そして、セレクタ９により選択され
て、出力ハイウェイ５にはタイムスロット＃１〜＃８に
、Ｆ’ 、Ｅ’ 、Ｈ’ 、Ｂ、Ａ、Ｃ。are stored sequentially. Then, selected by the selector 9, the output highway 5 has F', E', H', B, A, and C in time slots #1 to #8.
Ｄ、Ｉの順序で送出される。They are sent in the order of D and I.
このように、読み出しのタイミングにおいて、タイムス
ロット時間の前半はその出力タイムスロット用の読み出
しに用い、後半は次の出力タイムスロット用の読み出し
に用いる。In this manner, in the read timing, the first half of the time slot time is used for reading for that output time slot, and the second half is used for reading for the next output time slot.
第２図に示すように、基本構成で時分割スイッチを構成
する場合に比べて、通話路メモリの書き込み速度を１／
２に低下させることができる。このように、本実施例で
は、３Ｍ話路メモリを冗長にすることもなく２通話路メ
モリに対する書き込み動作速度を緩和することができる
ので、スルーブツトを大きくできる。また、現在の超高
速ＲＡ Ｍにおいては、書き込み速度が読み出し速度に
比べて遅いが、このようなＲＡＭを用いて通話路を構成
するときには、極めて有効である。As shown in Figure 2, the write speed of the channel memory has been reduced to 1/2 compared to the case where a time division switch is configured in the basic configuration.
It can be reduced to 2. In this way, in this embodiment, the write operation speed for the 2-channel memory can be relaxed without making the 3M channel memory redundant, so that the throughput can be increased. Furthermore, although the writing speed of current ultra-high-speed RAMs is slower than the reading speed, they are extremely effective when constructing a communication path using such RAMs.
〔発明の効果］
以上説明したように、本発明によれば、従来の時分割通
話路の通話路メモリを冗長にすることなく、通話路メモ
リの欄成と読み出しを先行的に行うことにより１通話路
の使用効率を１００％にして、かつ書き込み速度を低速
、つまり緩和することができる。[Effects of the Invention] As explained above, according to the present invention, the communication path memory of the conventional time-division communication path is not made redundant, but the communication path memory column is constructed and read out in advance. It is possible to make the usage efficiency of the communication path 100% and to slow down the writing speed, that is, to relax it.
第１図は本発明の一実施例を示す時分割通話路の構成図
、第２図は第１図の動作を説明するためのタイムチャー
ト、第３図は従来の時分割通話路の構成図、第４図は第
３図の動作タイムチャートである。
に入力データハイウエイ、２：順次書き込みカウンタ、
３：通話路メモリ、４：保持メモリ。
５：出力データハイウェイ、６：入力データハイウニイ
、７は出力データハイウェイ、８は振り分は装置、９：
セレクタ、ｉｏｎｇき込みハイウェイ、１１：読み出し
ハイウェイ。
第 １ 図
第 ３ 図
第 Φ 図FIG. 1 is a configuration diagram of a time division communication path showing an embodiment of the present invention, FIG. 2 is a time chart for explaining the operation of FIG. 1, and FIG. 3 is a configuration diagram of a conventional time division communication path. , FIG. 4 is an operation time chart of FIG. 3. input data highway, 2: sequential write counter,
3: Communication path memory, 4: Holding memory. 5: Output data highway, 6: Input data highway, 7: Output data highway, 8: Distribution device, 9:
Selector, iong input highway, 11: read highway. Figure 1 Figure 3 Figure Φ
Claims (1)
、該通話路メモリの読み出し番地を指定する保持メモリ
と、該通話路メモリに順次データを書き込むための順次
書き込みカウンタとを有する時分割通話路において、２
つのバンクに分割された通話路メモリを有し、該２つの
バンクに対して、１タイムスロットごとに交互に書き込
みを行い、書き込みしていない他方のバンクでは、書き
込みの２倍の速度で読み出しを行い、任意の箇所では、
次の出力タイムスロットデータを先行的に読み出すこと
を特徴とする時分割通話路。1. In a time-division communication path that has a communication path memory for writing and reading data, a holding memory for specifying a read address of the communication path memory, and a sequential write counter for sequentially writing data to the communication path memory. ,2
The channel memory is divided into two banks, and writing is performed alternately every time slot in the two banks, and reading is performed at twice the writing speed in the other bank that is not being written. and in any place,
A time division communication path characterized by reading out the next output time slot data in advance.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131007A JPH0789678B2 (en) | 1986-06-05 | 1986-06-05 | Time division |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131007A JPH0789678B2 (en) | 1986-06-05 | 1986-06-05 | Time division |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62287798A true JPS62287798A (en) | 1987-12-14 |
| JPH0789678B2 JPH0789678B2 (en) | 1995-09-27 |
Family
ID=15047783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131007A Expired - Fee Related JPH0789678B2 (en) | 1986-06-05 | 1986-06-05 | Time division |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789678B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278398A (en) * | 1988-09-14 | 1990-03-19 | Nec Corp | Time slot replacement circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60197093A (en) * | 1984-03-21 | 1985-10-05 | Nec Corp | Time switch using also as elastic buffer |
| JPS61121597A (en) * | 1984-11-16 | 1986-06-09 | Nippon Telegr & Teleph Corp <Ntt> | Time division channel system and equipment thereof |
| JPS61189096A (en) * | 1985-02-18 | 1986-08-22 | Hitachi Ltd | Memory control circuit of time switch |
| JPS61245693A (en) * | 1985-04-24 | 1986-10-31 | Fujitsu Ltd | Duplex structure time division switch |
-
1986
- 1986-06-05 JP JP61131007A patent/JPH0789678B2/en not_active Expired - Fee Related
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| JPH0278398A (en) * | 1988-09-14 | 1990-03-19 | Nec Corp | Time slot replacement circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789678B2 (en) | 1995-09-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
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