JPS62285296A - Output buffer circuit - Google Patents
Output buffer circuitInfo
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- JPS62285296A JPS62285296A JP61128590A JP12859086A JPS62285296A JP S62285296 A JPS62285296 A JP S62285296A JP 61128590 A JP61128590 A JP 61128590A JP 12859086 A JP12859086 A JP 12859086A JP S62285296 A JPS62285296 A JP S62285296A
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Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、半導体記憶装置の出力バッファ回路に関し
、特に出力データを速く出力できるようにした出力バッ
ファ回路に関するものである。[Detailed Description of the Invention] 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to an output buffer circuit for a semiconductor memory device, and particularly to an output buffer circuit that can quickly output output data. be.
第４図は従来の半導体記憶装置の出力バッファ回路の構
成を示し、図において、１はセンスアンプ１２からの出
力及び出力制御回路１３からの出力を入力とするＮＡＮ
Ｄ回路、２はセンスアンプ１２からの出力及び出力制御
回路１３からの出力の否定を入力とするＮＯＲ回路、３
はＮＡＮＤ回路１からの出力がゲートに入力されるＰチ
ャネルＭＯ３）ランジスタ、４はＮＯＲ回路２からの出
力がゲートに入力されるＮチャネルＭＯ３！−ランジス
タ、５はデータの出力端子であり、チャネルＭＯ３）ラ
ンジスタ３およびＮチャネルＭＯＳトランジスタ４のオ
ン、オフ状態により、出力データ信号ｄｔを出力する。FIG. 4 shows the configuration of an output buffer circuit of a conventional semiconductor memory device. In the figure, 1 is a NAN whose inputs are the output from the sense amplifier 12 and the output from the output control circuit 13.
D circuit 2 is a NOR circuit whose inputs are the output from the sense amplifier 12 and the negation of the output from the output control circuit 13; 3;
4 is a P-channel MO3) transistor whose gate receives the output from the NAND circuit 1; and 4 is an N-channel MO3! transistor whose gate receives the output from the NOR circuit 2. - A transistor 5 is a data output terminal, and outputs an output data signal dt depending on the on/off state of the transistor 3 (channel MO3) and the N-channel MOS transistor 4.
次に上記のように構成された従来の出カバ・ソファ回路
の動作について説明する。Next, the operation of the conventional output cover/sofa circuit configured as described above will be explained.
出力制御回路１３からの出力が“Ｌｏの状態では、ＮＡ
ＮＤ回路１の出力が“Ｈｏに固定され、ＰチャネルＭＯ
Ｓトランジスタ３はＯＦＦする。When the output from the output control circuit 13 is “Lo”, the NA
The output of the ND circuit 1 is fixed at “Ho”, and the P-channel MO
S transistor 3 is turned off.
また、この状態では、Ｎ ＯＲ回路２の出力が“Ｌｏに
固定され、ＮチャネルＭＯＳ）ランジスタ４はＯＦＦす
る。従って、上記状態においては、出力データ信号ｄ２
は出力されない。In addition, in this state, the output of the NOR circuit 2 is fixed at "Lo", and the N-channel MOS transistor 4 is turned off. Therefore, in the above state, the output data signal d2
is not output.
−力出力制御回路１３からの出力が“Ｈ”の状態では、
ＰチャネルＭＯＳトランジスタ３はＯＦＦする。また、
この状態では、ＮＯＲ回路２の出力が“Ｈ”となり、Ｎ
チャネルＭＯ３Ｉ−ランジスタ４はＯＮする。従って、
上記状態においては、出力データ信号ｄ２は、Ｎチャネ
ルＭＯＳトランジスタ４がＯＮしているので“Ｌ”とな
る。-When the output from the force output control circuit 13 is “H”,
P-channel MOS transistor 3 is turned off. Also,
In this state, the output of the NOR circuit 2 becomes "H", and the NOR circuit 2 outputs "H".
Channel MO3I--transistor 4 is turned on. Therefore,
In the above state, the output data signal d2 becomes "L" because the N channel MOS transistor 4 is turned on.
次に出力制御回路１３からの出力が“Ｈｏ、センスアン
プ１２からの出力が“Ｈ”の状態では、ＮＡＮＤ回路１
の出力が“し”となり、ＰチャネルＭＯＳトランジスタ
３はＯＮする。また、この状態では、ＮＯＲ回路２の出
力が“ＬｏとなりＮチャネルＭＯＳ）ランジスタ４はＯ
ＦＦする。従うて、上記状態においては、出力データ信
号ｄ２は、ＰチャネルＭＯＳトランジスタ３がＯＮして
いるので、“Ｈ”となる。出力制御回路１３からの出力
が“Ｈ”の状態において、半導体記憶装置に入力される
アドレス信号ａの変化に対して、センスアンプ１２から
の出力が“Ｌｏから“Ｈ”（あるいはＨ”から“Ｌ”）
に変化した場合、出力データ信号ｄ２も“Ｌ”から“Ｈ
” （あるいは“Ｈ”から“Ｌ”）に変化するが、第５
図に示すように、出力データ信号ｄ２の変化は徐々に行
なわれる。Next, when the output from the output control circuit 13 is "Ho" and the output from the sense amplifier 12 is "H", the NAND circuit 1
The output of P-channel MOS transistor 3 is turned on. In addition, in this state, the output of the NOR circuit 2 becomes "Lo", and the N-channel MOS transistor 4 becomes "O".
FF. Therefore, in the above state, the output data signal d2 becomes "H" since the P channel MOS transistor 3 is turned on. When the output from the output control circuit 13 is in the "H" state, the output from the sense amplifier 12 changes from "Lo" to "H" (or from "H" to "H") in response to a change in the address signal a input to the semiconductor memory device. L")
, the output data signal d2 also changes from “L” to “H”.
” (or from “H” to “L”), but the fifth
As shown in the figure, the output data signal d2 changes gradually.
このように従来の出カバソファ回路では、出力信号が徐
々に変化するため、半導体記憶装置のアクセスタイムが
遅くなるという問題点があった。As described above, in the conventional output sofa circuit, since the output signal changes gradually, there is a problem that the access time of the semiconductor memory device becomes slow.
この発明は、上記のような問題点を解消するためになさ
れたもので、半導体記憶装置のアクセスタイムを速くで
きる出カバソファ回路を得ることを目的とする。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to provide an output cover sofa circuit that can speed up the access time of a semiconductor memory device.
この発明に係る出カバソファ回路は、半導体記憶装置に
入力されるアドレス信号の変化を検出してパルスを発生
するＡＴＤ回路からの出力パルスを受け、データの出力
直前に出力データ信号をＩＩ Ｌ ｓと“Ｈ”との間の
一定レベルにイコライズするレベル設定手段を設けたも
のである。The output buffer circuit according to the present invention receives an output pulse from an ATD circuit that generates a pulse by detecting a change in an address signal input to a semiconductor memory device, and outputs an output data signal as II L s immediately before outputting data. A level setting means is provided for equalizing to a constant level between "H" and "H".
この発明においては、データの出力直前に出力データ信
号を“Ｌｏと“Ｈ”との間の一定レベルにイコライズす
るレベル設定手段を設けたから、ＡＴＤ回路からの遅延
された出力パルスを人力として、出力データ信号が“Ｌ
”から“Ｈ“ （あるいは“！］′から“Ｌ”）に変化
する前に、出力データ信号を“Ｌ”と“Ｈ”との間の一
定レベルに設定でき、アクセスタイムを速くすることが
できる。In this invention, since a level setting means is provided to equalize the output data signal to a constant level between "Lo" and "H" immediately before data output, the delayed output pulse from the ATD circuit can be manually output. The data signal is “L”
” to “H” (or from “!]’ to “L”), the output data signal can be set to a constant level between “L” and “H”, which can speed up the access time. can.
以下、この発明の実施例を図について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例による出力バッファ回路の
構成を示し、図において、従来の出カバソファ回路と異
なる点を以下に示す、６はＰチャネルＭｏＳトランジス
タ、７はＮチャネルＭＯＳトランジスタであり、この２
つのトランジスタ６゜７によって出力データ信号ｄ、を
イコライズするレベルを決定する。８．９はそれぞれそ
のゲートにＡＴＤ回路１１からの遅延された出力パルス
Ｃが入力されるＮチャネルＭＯＳトランジスタである。FIG. 1 shows the configuration of an output buffer circuit according to an embodiment of the present invention. In the figure, the differences from a conventional output buffer circuit are shown below. 6 is a P-channel MoS transistor, and 7 is an N-channel MOS transistor. , this 2
The level at which the output data signal d is equalized is determined by the two transistors 6.7. Reference numerals 8 and 9 designate N-channel MOS transistors to which the delayed output pulse C from the ATD circuit 11 is input, respectively, to their gates.
ここでＮＡＮＤ回路１は、ＰチャネルＭＯＳトランジス
タ６とＮチャネルＭＯＳトランジスタ７．８によって決
定されるイコライズレベルで“Ｌ“を出力するようにス
レッショルド値を下げている。また、Ｎ ＯＲ回路２は
上記イコライズレベルで、“Ｈ”を出力するようにスレ
ッショルド値を上げている。１０はＡＴＤ回路１１から
の遅延される出力パルスＣをゲートに入力するＰチャネ
ルＭＯＳ）ランジスタである。また１４は上記Ｐチャネ
ルトランジスタ６．１０及び上記Ｎチャネルトランジス
タ７．８．９からなり、出力データ信号を“Ｈｏと“Ｌ
″の間Ｑ中間レベルにイコライズするレベル設定回路で
ある。Here, the NAND circuit 1 lowers the threshold value so as to output "L" at the equalization level determined by the P channel MOS transistor 6 and the N channel MOS transistor 7.8. Further, the threshold value of the NOR circuit 2 is raised so that it outputs "H" at the above equalization level. 10 is a P-channel MOS transistor which inputs the delayed output pulse C from the ATD circuit 11 to its gate. Reference numeral 14 is composed of the P-channel transistor 6.10 and the N-channel transistor 7.8.9, and outputs the output data signals to "Ho" and "L".
'' is a level setting circuit that equalizes to the Q intermediate level.
次に動作について説明する。Next, the operation will be explained.
第１図において、出力制御回路１３からの出力が“Ｌ”
の状態では、従来の出カバ、ファ回路と同様に出力デー
タ信号ｄ、は出力されない。−力出力制御回路１３から
の出力が“Ｈ”の状態では、半導体記憶装置に人力され
るアドレス信号ａが変化したとき、この変化はＡＴＤ回
路１１により検出され・、発生した出力パルスｂが遅延
され、その遅延された出力パルスＣがＮチャネルＭＯＳ
）ランジスタ８．９およびＰチャネルＭＯＳ）ランジス
タＩＯのゲートに入力される。これにより、Ｐチャネル
ＭｏＳトランジスタ３のゲート電圧が“Ｌ”になり、Ｎ
チャネルＭＯＳトランジスタ４のゲート電圧が“Ｈ”に
なる。従って、出力データ信号ｄ、は“Ｈｏと“Ｌ”と
の中間レベルとなる。この状態は、第２図に示すように
、ｔ、からｔ２までの状態である。１ｔにおいて、セン
スアンプ１２の出力が“し”から“Ｈ”（あるいは“Ｈ
ｏから“Ｌ”）に変化すると、出力データ信号ｄ、は、
破線で示す従来の出カバソファ回路の出力データ信号ｄ
２と同じ傾きで、中間レベルから“Ｈ” （あるいは中
間レベルから“Ｌ”）に変化する。従来の出カバソファ
回路の出力データ信号ｄ２がＨ“ （あるいはＬ”）と
判断されるのはｔ４になったときであったが、本実施例
の出力バッファ回路の出力データ信号ｄ、が“Ｈ”（あ
るいはＬ”）と判断されるのはｔ３になったときである
。In FIG. 1, the output from the output control circuit 13 is “L”
In this state, the output data signal d is not outputted, as in the conventional output cover circuit. - When the output from the power output control circuit 13 is in the "H" state, when the address signal a manually input to the semiconductor memory device changes, this change is detected by the ATD circuit 11, and the generated output pulse b is delayed. and its delayed output pulse C is output to an N-channel MOS
) is input to the gate of transistor 8.9 and P-channel MOS) transistor IO. As a result, the gate voltage of P-channel MoS transistor 3 becomes "L", and N
The gate voltage of channel MOS transistor 4 becomes "H". Therefore, the output data signal d is at an intermediate level between "Ho" and "L". This state is from t to t2 as shown in FIG. The output changes from “S” to “H” (or “H”
o to "L"), the output data signal d is
Output data signal d of the conventional output sofa circuit shown by the broken line
It changes from the intermediate level to "H" (or from the intermediate level to "L") with the same slope as 2. The output data signal d2 of the conventional output buffer circuit is determined to be H" (or L) at t4, but the output data signal d of the output buffer circuit of this embodiment is determined to be "H". "(or L)" is determined at t3.
このように本実施例の出力バッファ回路は、従来の出力
バッファ回路よりも、（ｔａ ｔ：＋）の時間だけ
速くデータを出力することができ、これにより、半導体
記憶装置のアクセスタイムを速（することができる。As described above, the output buffer circuit of this embodiment can output data faster by the time (ta t:+) than the conventional output buffer circuit, thereby shortening the access time of the semiconductor memory device ( can do.
なお、上記実施例ではレベル設定手段にレベル設定回路
１４を用いたが、これは第３図に示すように直列接続の
２つのＮ ＯＴ回路１６．１７と該ＮＯＴ回路１７に並
列に接続されたＮチャネルＭＯＳトランジスタとからな
るレベル設定回路１８を用いても良く、上記実施例と同
様の効果を奏する。In the above embodiment, the level setting circuit 14 was used as the level setting means, but as shown in FIG. A level setting circuit 18 made up of an N-channel MOS transistor may also be used, and the same effects as in the above embodiment can be achieved.
また、上記実施例では出力データ信号を中間レベルにイ
コライズするレベル設定回路をＭＯＳ）ランジスタで構
成したが、これは他の形式のトランジスタで構成しても
良く、上記実施例と同様の効果を奏する。Further, in the above embodiment, the level setting circuit that equalizes the output data signal to an intermediate level is composed of a MOS transistor, but it may be composed of other types of transistors, and the same effect as in the above embodiment can be obtained. .
以上のように、この発明にかかる出カバソファ回路によ
れば、従来の出力データ出力直前に出力データ信号を“
Ｈ”と“Ｌ１０間の一定レベルにイコライズするレベル
設定手段を設けたので、半導体記憶装置のアクセスタイ
ムを速くすることができる効果がある。As described above, according to the output cover sofa circuit according to the present invention, the output data signal is outputted immediately before outputting the conventional output data.
Since a level setting means for equalizing to a constant level between "H" and "L10" is provided, there is an effect that the access time of the semiconductor memory device can be made faster.
第１図はこの発明の一実施例による出カバ７フア回路の
構成図、第２図は上記出力バッファ回路の各信号のタイ
ミングチャート図、第３図はこの発明の他の実施例によ
る出カバソファ回路の構成図、第４図は従来の出力バッ
ファ回路の構成図、第５図は従来の出カバソファ回路の
各信号のタイミングチャート図である。
図において、１はＮＡＮＤ回路、２はＮＯＲ回路、３，
６．１０はＰチャネルＭＯＳトランジスタ、４．７〜９
，１５はＮチャネルＭＯＳトランジスタ、５はデータ出
力端子、１１はＡＴＤ回路、１２はセンスアンプ、１３
は出力制御回路、１４゜１８はレベル設定回路、１６．
１７はＮＯＴ回路、ｄ、、ｄ２は出力データ信号である
。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a block diagram of an output buffer circuit according to an embodiment of the present invention, FIG. 2 is a timing chart of each signal of the output buffer circuit, and FIG. 3 is a diagram of an output buffer circuit according to another embodiment of the invention. FIG. 4 is a block diagram of a conventional output buffer circuit, and FIG. 5 is a timing chart of each signal of a conventional output buffer circuit. In the figure, 1 is a NAND circuit, 2 is a NOR circuit, 3,
6.10 is a P-channel MOS transistor, 4.7 to 9
, 15 is an N-channel MOS transistor, 5 is a data output terminal, 11 is an ATD circuit, 12 is a sense amplifier, 13
14.18 is an output control circuit; 14.18 is a level setting circuit; 16.
17 is a NOT circuit, and d, d2 are output data signals. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (3)
出力を入力とするＮＡＮＤ回路と、上記センスアンプか
らの出力及び上記出力制御回路からの出力を入力とする
ＮＯＲ回路と、上記ＮＡＮＤ回路からの出力と上記ＮＯ
Ｒ回路からの出力を入力としてデータ出力端子にＨレベ
ルあるいはＬレベルのデータを出力する出力回路とを有
する半導体記憶装置の出力バッファ回路において、 上記データの出力直前に上記データ出力端子の電位を、
出力すべきレベルに近い一定のレベルに設定するレベル
設定手段を備えたことを特徴とする出力バッファ回路。(1) A NAND circuit whose inputs are the output from the sense amplifier and the output from the output control circuit, a NOR circuit whose inputs are the output from the sense amplifier and the output from the output control circuit, and the NAND circuit from the NAND circuit. Output and above NO
In an output buffer circuit of a semiconductor memory device, which has an output circuit that receives an output from an R circuit and outputs H level or L level data to a data output terminal, the potential of the data output terminal is changed immediately before outputting the data.
An output buffer circuit characterized by comprising level setting means for setting a constant level close to the level to be output.
を検出してパルスを発生するＡＴＤ回路の出力パルスに
より制御されるものであることを特徴とする、特許請求
の範囲第１項記載の出力バッファ回路。(2) The output according to claim 1, wherein the level setting means is controlled by an output pulse of an ATD circuit that detects a change in an input address signal and generates a pulse. buffer circuit.
ルとの間のレベルであることを特徴とする特許請求の範
囲第１項または第２項記載の出力バッファ回路。(3) The output buffer circuit according to claim 1 or 2, wherein the certain level is a level between an "L" level and an "H" level.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128590A JPS62285296A (en) | 1986-06-03 | 1986-06-03 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128590A JPS62285296A (en) | 1986-06-03 | 1986-06-03 | Output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62285296A true JPS62285296A (en) | 1987-12-11 |
Family
ID=14988516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61128590A Pending JPS62285296A (en) | 1986-06-03 | 1986-06-03 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62285296A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200819A (en) * | 1988-02-05 | 1989-08-14 | Toshiba Corp | Data output presetting circuit |
| JPH0213120A (en) * | 1988-04-12 | 1990-01-17 | Samsung Electron Co Ltd | Data output buffer circuit in semiconductor device |
| JPH0323714A (en) * | 1989-05-31 | 1991-01-31 | Hyundai Electron Ind Co Ltd | Output buffer circuit for integrated circuit |
| US5005156A (en) * | 1988-12-27 | 1991-04-02 | Nec Corporation | Semiconductor device having output buffer circuit controlled by output control signal |
| US5299158A (en) * | 1992-06-16 | 1994-03-29 | Hewlett-Packard Company | Memory device with multiple read ports |
| US5590087A (en) * | 1993-05-05 | 1996-12-31 | Hewlett-Packard Company | Multi-ported data storage device with improved cell stability |
-
1986
- 1986-06-03 JP JP61128590A patent/JPS62285296A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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