JPS6227868A - 画像情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は画像情報処理装置に関し、特に画像の拡大／Ｆ
ｒｄ小処理全処理画像情報処理装置に関する。

［従来の技術」 −・股に、画像情＋Ｖを入力する場合は画像リーグ又は
画像ファイル等で決る画像同期信号に従って走査画像デ
ータがページメモリに取り込まれる。

従来は、連続して入力される走査画像データがいわゆる
パイプライン処理で効率よくページメモリに取り込まれ
た。即ち、ｌ走査画像データの入力に同期してページメ
モリの１行目へのデータ書込を終ｒし、次の１走査画像
データの入力に回期してページメモリの２行目へのデー
タ書込を終γする方式である。しかしながら、例えば副
走査方向への２倍拡大処理を行う場合には、１走査画像
テータの入力に同期してページメモリの１行目及び２行
目へのデータ書込を終Ｙしなくてはならない、このため
、従来のバイブライン方式ではページメモリの２行目へ
のデータ書込をする時間がト分にとれず、いわゆる画素
抜けを生じた。また、画素抜けを防止するためには、別
のページメモリを必要としたり、あるいはページメモリ
ロ体の動作速度を速める必要があった。

［発明が解決しようとする問題点］ 本発明の目的は、ページメモリの増設や、特別な高速メ
モリを必要とせずに、上述した画素抜けの問題を防ぐ画
像情報処理装置を提供することにある。

［問題点を解決するための手段］ この問題を解決する一手段として、例えば第１図１こ示
す′ｙ：に例の画像情報処理装置は、例えば副走査方向
の最大の画像拡大率を３．５倍とする場合に、少なくと
も画像拡大率３．５以りの最小の整数個４に分割され、
かつ独立してアクセス可能な複数のメモリブロック１０
１〜１０４からなるページメモリ１００と１例えば指定
拡大率がＡの場合に、該指定拡大率Ａに応じ、前記複数
のメモリブロックに同一入力画像を同時書込みするメモ
リアクセス手段（中央制御部２９．アドレス制御部２８
を含む）を備える。

「作用」 かかる第１図の構成において、メモリアクセス手段は１
例えば指定拡大率Ａが２の場合に、該指定拡大率２に応
じ、前記複数のメモリブロック１Ｏｆ−１０４の内、最
初の一走査入力画像データについてはメモリブロック１
０１と１０２の各行に回−の画像テークを同時書込し、
次の一走介入力画像データについてはメモリブロック１
０３と１０４の各行に同一の画像データを同時書込する
。従って、一般には指定拡大率Ａに応じ、・走査入力画
像データの時間内に同期して、メモリブロックＡ個の各
行に対し同一の画像データを書込む。

一方、ページメモリ１００より出力装置２４に画像出力
する場合には１画像拡大率を１としてメモリブロック１
０１−１０４のアドレスを同様の方法で制御し、中央制
御部２９によりメモリブロックの書込信号を読出信号に
する。

［実施例］ 以下、添付図面に従って本発明の実施例を詳細に説明す
る。

第１図は本発明に係る実施例の画像情報処理装置を示す
ブロック構成図である。図において、２１は原稿画像を
読取る画像リーグ、２２は例えば他の画像読取システム
で読取られた画像情報をディスク媒体に足先〇している
画像ファイル、２３は入力した画像データについて画像
の拡大／縮小処理をする実施例の画像情報処理部、２４
は拡大／縮小処理後の画像データを表示又はプリントす
る出力装置である。更に画像情報処理部２３において、
２５は複数の入力画像データチャンネルｖＣＨ１，ＶＣ
Ｈ２のうち選択ＣｄＳに従って何れかのデータチャンネ
ルを選択するデータセレクタ、２６は入力画像データに
ついてアドレス変換以外の処理、例えば階調補正、エツ
ジ強調等の処理を行う画像処理部、２７は画像データを
タイミング調整の［１的で一時的に記ｔαする１１３カ
バツフア、２８は本発明に係るアドレス制御によって入
力画像の拡大／１ｉ！小制御を行うアドレス制御部、２
９は、制御プログラムを内蔵したＲＯＭ及び制御に必要
なＲＡＭを含むｌチップマイクロプロセッサＩＣより成
り、実施例装置の動作シーケンスを制御する中央制御部
、ｌＯＯは、独ケしてアクセス町１后な複数のメモリブ
ロック（ＲＡＭ）１０１〜１０４からなり、出力画像デ
ータを拡大又は縮小して１ペ一ジ分記ｔｅするページメ
モリである。

以Ｅの構成において、中央制御部２９はデータセレクタ
２５に選択信号Ｓを送り、画像リーダ２１又は画像ファ
イル２２からの画像データを読み込む。画像処理部２６
では画像データに各種処理を施し、処理後のデータを出
力バッファ２７に送る。また、同時に画像処理部２６で
は画像データに係る制御データを解析し、もしアドレス
変換処理に関係するデータがあるときはその解析データ
ＢＡをアドレス制御部２８に送る。例えば画像のＩＪＧ
開位置の指定データ等である。・刀、アドレス；Ｉ）制
御部２８は中央制御部２９より画像の副走査方向の倍率
指定信吟Ａを受は取り、これに従ってページメモリｌＯ
Ｏへの画像データー）込アドレスＡＤＩ−ＡＤ４及びチ
ップセレクトＭＣＩ〜ＭＣ４を決定する。こうして、出
力バッファ２７のｐｒ！ｉ像データＶＤは中央制御部２
９の制ｍ（制御Ｃ１読書Ｒ／Ｗ）のもとでアドレス制御
部２８との同期がとられ、ページメモリｌＯＯに３込ま
れる。

第５図（ａ）、（ｂ）は副走査方向に拡大／１？ｌ小処
理１１Ｔ能なページメモリ１００の論理的記憶構造を説
明する図である。第５図（ａ）は従来の１枚メモリで構
成されたページメモリｔｏｏ’の論理的記憶構造を示し
ており、ここでは主走査方向（水モ方向）の第１行目の
入力画像データはアドレスＡＩ　、Ｂｌ　、ＣＩ　、・
・・に格納され、第２行目の入力画像データはアドレス
Ａ２．Ｂ２．Ｃ２゜・・・に格納される。そしてページ
メモリ１００’へのデータ書込／データ読出は一系統の
アドレスラインＡＤにより行われる。第５図（ｂ）は本
実施例のページメモリ１００の論理的記憶構造を示して
おり、ハードウェア的には４つの独ケしてアクセス可能
なメモリブロック（ＲＡＭ）１０１〜１０４により構成
され、各メモリブロックｌｏｔ〜１０４は独立して制御
されるアドレスラインＡＤ１〜ＡＤ４、及びチップセレ
クトラインＭＣＩ〜ＭＣ４の制御のもとに独立して読書
可能である。

ここで、メモリブロック１０１〜１０４における画像デ
ータの記憶アドレスを第５図（ａ）のページメモリ１０
０′との対応において示すと、メモリブロック１０１の
第１行１１にはアドレスＡｔ。

Ｂｌ　、ＣＩ　、・・・に対ｌ芯する・走査分の入力画
像データが記憶され、メモリブロック１０２の第１行Ｉ
ＩにはアドレスアＡ２．Ｂ２．Ｃ２，・・・に対応する
・走査分の入力画像データが記憶される。このようにし
て第５図（ａ）のページメモリｌＯＯ゛の第１行１１か
ら第４行［１までに対応する画像データは第５図（ｂ）
の各メモリブロック１０１〜１０４の各第１行１１に振
り分けられ、更にページメモリ１００′の第５行１１か
ら第８行Ｌ１までの画像データはメモリブロック１ｏｔ
−１０４（７）各：ＪＳ２行日に振り分けられる。従っ
て、各メモリブロック１０１〜１０４の記憶容量はペー
ジメモリ１００’の容量のｌ／４でよく、かつ独立して
アクセス可能な４枚のメモリブロックを用意すればよい
から、全体としてのメモリ容量には変化がない。こうし
て、入力主走査１行分の画像データが例えば副走査方向
に２倍拡大して記憶されるときは、先ス始めにメモリブ
ロック１０１と１０２の各第１行目に入カギ走査第１行
目分の画像データが同時に書込まれる０次にメモリブロ
ック１０３と１０４の各第１行目に入力主走査第２行目
分の画像データが同時に書込まれる。一方、入力上走査
２行分の画像データが例えば副走査方向にｌ／２倍縮小
して記憶されるときは、入力主走査２行毎にメモリブロ
ック１行の割合で、メモリブロック１０１のＥ？’Ｓ１
行目からメモリブロック１０４のｍ１行目へと順々に書
込まれる。このようにして、本実施例装置は複数の独立
して同時アクセス可能なメモリブロック１０１〜１０４
を備えることにより、パイプライン方式における画素ぬ
けの問題が解決される。尚、ページメモリ１００より出
力装置２４に画像出力する場合には、画像拡大率をｌと
してメモリブロック１０１−１０４のアドレスを同様の
方法で制御し、中央制御部２９によりメモリブロックの
書込信号を読出信号にすれば良い。

第２図はに述した制御を実現するアドレス制御部２８の
回路図であり、第３図及び第４図はアドレス制御部２８
の動作タイミングチャートである。第２図において、ｌ
はクロック発生器であり、画像リーグ２１、画像ファイ
ル２２、出力装置２４等を駆動する際の水平同期信″−
！ｆＨ３ＹＮＣｌを発生する。この水モ同期信５−ｊＨ
３ＹＮＣ１は第３図のタイミングチャートド、の信号Ｈ
３ＹＮＣｌであり、主走査１回につき１つの：’Ｉ合で
発生する。更に、クロック発生器ｌでは第４図に示すよ
うな水平同期信号ＨＳＹＮＧ　ｌの４倍の周波数の基帛
クロック信号ＣＬＫ４を持っている。これは副走査方向
の最大拡大率（実施例の場合は４）に応じて設けられて
いる。さて、クロック発生器ｌでは水平回期信号ＨＳＹ
ＮＣｌの４倍の周波数をもつクロック信号ＣＬＫ４を、
中央制御部２９で指定する定数Ａ（Ａ’≧１）に応じて
１／Ａの周波数のクロック信号ＣＬＫＥに変換し、画像
を副走査方向に４／Ａ倍に拡大する。即ち、本実施例で
は４＞Ａ≧１の時に副走査方向の拡大になり、Ａ＝４の
時に等倍になり、Ａ＞４の時に縮小になる。従って、本
実施例では最大拡大率はＡ＝１の時の４倍であり、この
ときにクロック信号ＣＬＫＥは水平同期信号Ｈ９ＹＮＣ
１の１回期において平均４個発生する。また、第３図及
び第４図のタイミングチャートに示す一例の平均拡大率
は２．５倍であり、Ａ＝１．６で、クロック信号ＣＬＫ
４が８個（Ｈ３ＹＮＣ１が２周期）発生する間にクロッ
ク信号ＣＬＫＥが５個発生する関係にある。このような
水モ同期信号Ｈ９ＹＮＧ　１の４倍の周波数であるＣＬ
Ｋ４をＬ／Ａ倍の周波数に変換する回路は、例えば市販
の論理ＩＣ７４９７等を使用することにより簡単に行う
ことができる。更に、このクロック信号ＣＬＫＥはカウ
ンタ２及び４ａカウンタ３のクロック入力とされる。平
均拡大率が２．５倍の場合はｔｌの区間にクロック信’
、３ＣＬＫＥが３個発生し、ｔ２の区間にはクロック信
号−〇ＬＫＥが２個発生する。

ここで、Ｌ位カウンタ２とＦ位の４進カウンタ３は２つ
で１つのカウンタを構成し、クロック信号ＣＬＫＥの立
ち１−がりに同期してカウントアツプする。信号ＡＤＬ
は４進カウンタ３の出力であり、信号ＡＤＨはカウンタ
２の出力である。４進カウンタ３は図のように１．２．
３，４．１．・・・の順でカウントを繰り返すが、ｔｎ
の区間にいくつカウントアツプするかはｔｎの区間にお
けるクロック信号ＣＬＫＥの発生個数による。即ち、ｔ
ｎの区間におけるクロック信号ＣＬＫＥの発生個数はｔ
ｆｉ＋ｌの区間において同時に同一画像フレームを書込
するメモリブロックの数を決定する訳である。この目的
のため、４進カウンタ３のカウント出力ＡＤＬはラッチ
５〜７及びラッチ１１に入力される。又クロック発生器
ｌではＨＳＹＮＣ２、ＨＳＹＮＧ　３　、　ＨＳＹＮＣ
４のように位相のずれた信号を発生し、ラッチ５〜７の
クロック入力端ｆに入力される。ｔｎの区間にカウント
アツプした各数値を記憶させるためである。更にラッチ
５゜６．７からはそれぞれＡＬＩ　、Ａｌ１　、Ａｌ３
が出力され、これらはラッチ１１に対する入力ＡＤＬと
共にｔｎ＋１の区間のＨＳＹＮＣｌによりラッチ８〜１
１にセットされる。ｔｎ＋１の区間においてメモリブロ
ック１０１〜１０４のうち必要なもののみを同時選択す
るためである。この目的のため、ラッチ８〜１１の出力
ＡＬＣＩ　ＮＡＬＣ４はメモリ制ｇｇ部１２に入力され
る。メモリ制御部１２は、入力されるＡＬＣＩ−ＡＬＣ
４の値の中に”　１　”が含まれている場合には出力Ｍ
ＣＩに論理１を出力し、２°°が含まれている場合には
ＭＣ２に論理ｌを出力し、“３°′が含まれている場合
にはＭＣ３に論理ｌを出力し、”　４　”が含まれてい
る場合にはＭＣ４に論理ｌを出力するよう構成されてい
る。従って１例えばｔｌの区間では４進カウンタ３が°
°ｌ゛′から°３°°までしかカウントしないから、ｔ
２の区間ではＭＣ１〜３までしか論理ｌにならない。同
様にして、ｔ２の区間では４進カウンタ３が４°°から
ｌ°′までしかカウントしないから、ｔ３の区間ではＭ
ＣＩと４しか論理ｌにならない、信号ＭＣｌ　−ＭＣ４
はメモリｉｏ１〜ページメモリ１０４のチップイネーブ
ル信号である。このようなメモリ制御部１２はＰＡＬや
ＲＯＭ等のＩＣチップ１個で簡単に作ることができる。

・方、４進カウンタ３の出力ＡＤＬはデコーダ４にも入
力される。デコーダ４は入力ＡＤＬが１　”の時だけ出
力ＣＭＰ　ｌを論理ｌにし、入力ＡＤＬが°２°′の時
だけ出力ＣＭＰ２を論理ｌにし、ＡＤＬが３”′の時だ
けＣＭＰ３を論理ｌにし、入力ＡＤＬが°４°°の時だ
けＣＭＰ４を論理１にする。デコーダ４の出力ＣＭＰ　
１〜４はラッチ１３〜１６のクロック端子に入力される
。カウンタ２の出力ＡＤＨの変化を捕えるためである。

例えば、出力ＡＤＨの値が゛°１パの間は各メモリブロ
ックｉｏ１〜１０４の第１行目」に画像データを占込む
ことを意味する。この目的のため、ラッチ１３〜１６に
はカウンタＡＤＨの値が入力されており、前記ＣＭＰ　
ｌ〜４をクロック入力とじてｔｎの区間のアドレスＡＤ
Ｈを記憶する。また、ラッチ１３〜１６の出力ＡＨＩ〜
４はラッチ１７〜２０にデータとして入力され、信１′
ｆＨＳＹＮＣ１に同期してラッチ１７〜２０にラッチさ
れる。ｔｎ＋１の区間に各メモリブロックｉｏ１〜１０
４（７）占込み行アドレスを保持するためである。ラッ
チ１７〜２０の出力は各メモリブロック１０１−１０４
のメモリアドレスとなっている。このようにして、ｔ２
の区間ではメモリブロック１０１〜１０３の副走査方向
第１行［１のアドレスに入力水モ１ライン分の回・画像
データが書き込まれ、ｔ３の区間ではメモリブロック１
０４の第１行目とメモリブロック１０１の第２行目のア
ドレスに次の入力水平１ライン分の同−一画像データが
書き込まれる。同様にして、ｔ４の区間ではメモリブロ
ック１０２〜１０４の第２行目のアドレスに次の入力水
平１５４７分の同一・画像データが書き込まれる。ｔ５
の区間ではメモリブロック１０１とｌＯ２の第３行目の
アドレスに次の入力水ｆｌシラ４フ −・度に数ケ所のメモリブロックに同時に同一・画像デ
ータを書き込む事により、パイプライン方式で画像デー
タが次々に入力されても、何ら画像データを失うことな
く副走査方向に拡大／縮小を行うことができる。

尚、Ｌ述した本実施例では副走査方向の最大拡大率４倍
を限度としているが、これを−・般のＮ１音にすること
は容易に類推できる．即ち、先ずページメモリ１００を
Ｎ個に分割する。次にクロック発生器１で発生する信ｉ
’；　Ｃ　Ｌ　Ｋ　４は画像リーグ２１又は画像ファイ
ル２２の水上同期信号ＨＳＹＮＣ：　１のＮ倍の周波数
のクロツク４ｒ’ｒ号とし，かつＨＳＹＮＣ１の信号を
Ｎ倍周波数の１クロツクずつ位相をずらした信号として
、実施例のＨＳＹＮＣ　２〜Ｈ９ＹＮＣ　４の如く対応
させてＨＳＹＮＣ　Ｎまで作る。また、更にメモリ制ｇ
ｇ部１２、デコーダ４の出力が夫々Ｎ本ずつになり、ラ
ッチ１７〜２０の合計４個が合計Ｎ個になって電気回路
を構成することにより、機械的に実現できる二１￥は容
易に類推できる．又、本発明においてページメモリ１０
０より出力装置２４に画像出力する場合にはＡ＝Ｎとし
く本実施例ではＡ＝４）、画像拡大率を１としてメモリ
ブロックのアドレスを同様の方法で制御し、中央制御部
２９によりメモリブロックのと送信号を読出信号にすれ
ば良い。この事により、メモリブロック１０１−１ＯＮ
が順次アクセスされ、画像データを読み出す．又メモリ
ブロックｉｏｔ〜ＩＯＮのすべてがアクセスされると１
次の行番地のアドレスが入力され、同様にしてメモリブ
ロック１０１〜ＩＯＮの画像データが読み出され、出力
装置２４に送られる。

また、Ｌ述した本実施例では副走査方向のアドレスを制
御する事により，副走査方向の画像拡大／縮小処理を行
ったが，主走査方向にも同様な処理を施すことにより主
走査方向、副走査方向、両方向の拡大／縮小処理を行う
事ができるのことは言うまでもない．第６図（ａ）、（
ｂ）は主走査及び副走査方向に拡大／縮小処理可能なペ
ージメモリ２００の論理的記憶構造を説明する図である
。この場合、各メモリブロックへのチップイネーブル信
号はＬ走査，副走査についてのアドレス制御部出力のＡ
ＮＤをとればよい。

「発明の効果」 以し述べた如く本発明によれば、特に副走査方向の拡大
処理において画素抜けを生ぜず、しかも特別なページメ
モリを追加する必要がなく，かつメモリ動作速度にも制
限されずに副走査方向の拡大処理が容易に行える．また
、副走査方向のみならず主走査方向への拡大／縮小処理
も併せて行うどとができ、汎用性に富む。

【図面の簡単な説明】

第１図は本発明に係る実施例の画像情報処理装置を示す
ブロック構成図、 第２図はアドレス制御部２８の回路図。 第３図及び第４ばはアドレス制御部２８の動作タイミン
グチャート、 第５図（ａ）、（ｂ）は副走査方向に拡大／ｌｉ！小処
理可能なページメモリ１００の論理的記憶構造を説明す
る図、 第６図（ａ）、（ｂ）は主走査及び副走査方向に拡大／
ｌａ小処理可能なページメモリ２００の論理的記憶構造
を説明する図である。 図中、２１・・・画像リーグ、２２・・・画像ファイル
、２３・・・画像情報処理部、２４・・・出力装置、２
５・・・データセレクタ、２６・・・画像処理部、２７
・・・出力バッファ、２８・・・アドレス制御部、２９
・・・中央制御部、ｌＯＯ・・・ページメモリ、１０１
−１０４・・・メモリブロックである。 特許出願人　　　キャノン株式会社 第５図（Ｇ） 第６図（０）

Claims (1)

【特許請求の範囲】
1. 入力画像の拡大処理を行う画像情報処理装置において、
   少なくとも画像拡大率以上の最小の整数値に分割され、
   かつ独立してアクセス可能な複数のメモリブロックから
   なるページメモリと、指定拡大率に応じ、前記複数のメ
   モリブロックに同一入力画像を同時書込みするメモリア
   クセス手段を備えることを特徴とする画像情報処理装置
   。