JPS62274640A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
- Publication number
- JPS62274640A JPS62274640A JP11823286A JP11823286A JPS62274640A JP S62274640 A JPS62274640 A JP S62274640A JP 11823286 A JP11823286 A JP 11823286A JP 11823286 A JP11823286 A JP 11823286A JP S62274640 A JPS62274640 A JP S62274640A
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- conductor layer
- layer
- etching
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004020 conductor Substances 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- 238000001020 plasma etching Methods 0.000 claims description 8
- 239000012530 fluid Substances 0.000 claims description 7
- 238000004380 ashing Methods 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 3
- 230000015556 catabolic process Effects 0.000 abstract 2
- 238000005516 engineering process Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 229910001638 barium iodide Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
本発明は、半導体装置およびその製造方法に係り、特に
、コンタクト孔内への配線の形成に関す゛る。DETAILED DESCRIPTION OF THE INVENTION 3. Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a semiconductor device and a method of manufacturing the same, and particularly relates to the formation of wiring within a contact hole.
〔従来技術およびその問題点］
近年、微細加工技術の進歩にはめざましいしのがあり、
１．５μｍ程度の微細パターンの形成（１，５μｍルー
ル）に至るまで開発が進められている。[Prior art and its problems] In recent years, there have been remarkable advances in microfabrication technology.
Development is progressing up to the formation of fine patterns of about 1.5 μm (1.5 μm rule).
ここで最も大きな課題となっているのは、コンタクト孔
の穿孔のための微細加工技術である。微細加工技術にお
いてポイントとなるのはりソグラフィ技術とエツチング
技術である。リソグラフィ技術では、ステップアンドリ
ピート方式の縮小投影露光が主流となり、エツチング技
術では寸法精度の向上のためパターン変換差が極めて小
さい異方性エツチングのなされる反応性イオンエツチン
グ（ＲｅａｃＴｉｖｅ Ｊｏｎ Ｅｃｔｉｒ＋ｇ）技術
が注目されている。The biggest challenge here is microfabrication technology for drilling contact holes. The key points in microfabrication technology are lithography technology and etching technology. In lithography technology, step-and-repeat reduction projection exposure has become mainstream, and in etching technology, reactive ion etching (ReacTive Jon Ector+g) technology, which performs anisotropic etching with extremely small pattern conversion differences, is attracting attention to improve dimensional accuracy. has been done.
しかしながら、反応性イオンエツチング等の異方性エツ
チングによって形成されたコンタクト孔は、急峻な断面
形状をなしており、配線金属層が急峻な段差をも被覆し
得る程、良好なステップカバレージをもち得ないことか
ら、段差における配線金属層の段切れが生じ、デバイス
の歩留りおよび信頼性の低下を招いていた。However, contact holes formed by anisotropic etching such as reactive ion etching have a steep cross-sectional shape, and can have good step coverage so that the wiring metal layer can cover even steep steps. As a result, the wiring metal layer is broken at the step, resulting in a decrease in device yield and reliability.
すなわち、例えば、第３図に示す如く、シリコン基板１
０１内に形成されたＮ＋型型数散層１０２対してコンタ
クトを形成するに際し、酸化シリコンｒ！１０３内に反
応性イオンエツチングによってコンタクト孔１０４を穿
孔し、電極配線層１０５を形成するような場合、コンタ
クト孔１０４の側壁が急峻であるため、コンタクト孔１
０４のエツジ近傍での電極配線層１’０５の膜厚ｔ′が
小さくなり、段線（段切れ）が生じてしまうことが多い
。That is, for example, as shown in FIG.
When forming a contact to the N+ type scattering layer 102 formed in the silicon oxide r! When the contact hole 104 is formed in the contact hole 103 by reactive ion etching to form the electrode wiring layer 105, the side wall of the contact hole 104 is steep.
The film thickness t' of the electrode wiring layer 1'05 near the edge of the electrode wiring layer 1'04 becomes small, and a dashed line (broken line) often occurs.
そこで、コンタクト孔側面に、更に絶縁層を形成し、側
面をテーバ状にすることにより、段切れを防止する方法
等も提案されてはいる。Therefore, a method has been proposed in which an insulating layer is further formed on the side surface of the contact hole to make the side surface tapered to prevent breakage.
しかしながら、依然として、段切れ防止を完全にするこ
とは不可能であり、半導体装置の信頼性を低下させる原
因となっていた。However, it is still impossible to completely prevent disconnection, which causes a decrease in the reliability of semiconductor devices.
本発明は、前記実情に鑑みてなされたもので、絶縁膜の
段差における配？！電極の段切れを防止し、信頼性の高
い半導体装置を提供することを目的とする。The present invention has been made in view of the above-mentioned circumstances, and is aimed at improving the arrangement of steps in an insulating film. ! The purpose of this invention is to prevent electrode disconnection and provide a highly reliable semiconductor device.
〔問題点を解決するための手段）
そこで本発明での半導体装置では、コンタクト孔部での
絶縁膜のエツジの傾きに対して、エツジがなだらかな傾
きをもつ断面形状をなすような配線層をもつようにして
いる。[Means for Solving the Problems] Therefore, in the semiconductor device according to the present invention, a wiring layer is formed in which the edges have a cross-sectional shape with a gentle slope relative to the slope of the edges of the insulating film at the contact hole portion. I try to hold on to it.
また、本発明の方法によれば、コンタクト孔を含む絶縁
膜表面への配線層の形成工程が該コンタクト孔の凹所内
の少なくとも一部に第１の導体層を形成する第１の工程
と、その上層に第２の導体層を形成する第２の工程とを
含むようにしており、望ましくは絶縁膜に対してコンタ
クト孔を穿孔した後、配線層の形成に先立ち、導体層を
成膜し、これを異方性エツチング法によってエッチバッ
クすることによりコンタクト孔の側壁に該導体層を残留
せしめる工程を含むようにしている。Further, according to the method of the present invention, the step of forming a wiring layer on the surface of the insulating film including the contact hole includes a first step of forming a first conductor layer in at least a part of the recess of the contact hole; A second step of forming a second conductor layer on the upper layer is preferably included, and preferably after forming a contact hole in the insulating film, and prior to forming the wiring layer, forming a conductor layer. The method includes a step of etching back the conductor layer using an anisotropic etching method to leave the conductor layer on the side wall of the contact hole.
更にまた、本絶縁膜に対してコンタクト孔を穿孔した後
、配線層の形成に先立ち、導体層を成膜した後凹所に耐
エツチング性の流動物質を充填し、これをマスクとして
前記導体層をエツチングすることにより、コンタクト孔
内に導体口を残留せしめる工程を含むようにしている。Furthermore, after forming a contact hole in the insulating film and prior to forming a wiring layer, after forming a conductor layer, the recess is filled with an etching-resistant fluid material, and using this as a mask, the conductor layer is formed. The method includes a step of leaving a conductor opening in the contact hole by etching the contact hole.
〔作用〕
すなわち、コンタクト孔の形成された基板表面全体に導
体層を成膜した後、異方性エツチング法で該導体層をエ
ッチバックすると、エツチングは垂直方向にのみ進行す
るため、コンタクト孔の側壁には導体層が残留し、緩や
かなテーパ状の断面を形成している。[Operation] In other words, if a conductor layer is formed over the entire surface of the substrate in which a contact hole is formed, and then the conductor layer is etched back using an anisotropic etching method, the etching progresses only in the vertical direction. The conductor layer remains on the side wall, forming a gently tapered cross section.
この状態で配線層を成膜するようにすれば、コンタクト
孔側面での配線層の膜厚が薄くなっても前記導体層によ
って補われるためステップカバレージが向上し、段切れ
はほとんど皆無となる。If the wiring layer is formed in this state, even if the thickness of the wiring layer on the side surface of the contact hole becomes thinner, it will be compensated for by the conductor layer, so step coverage will be improved and there will be almost no step breaks.
また、コンタクト孔の形成された基板表面全体に導体層
を成膜した後、コンタクト孔の存在に起因する凹所内に
耐エツチング物質を充填し、これをマスクとして該導体
層をエツチングすることにより、コンタクト孔内に該導
体層が残留し、コンタクト孔が実質的に浅くなることに
より、この上層に形成される配線層はなだらかなテーパ
状断面をなし、段切れはほとんど皆無となる。Furthermore, after forming a conductor layer over the entire surface of the substrate in which the contact hole is formed, an etching-resistant material is filled in the recesses caused by the presence of the contact hole, and the conductor layer is etched using this as a mask. Since the conductor layer remains in the contact hole and the contact hole becomes substantially shallow, the wiring layer formed on the upper layer has a gently tapered cross section, with almost no step breaks.
（実施例）
以下本発明の実施例について図面を参照しつつ詳細に説
明する。(Example) Examples of the present invention will be described in detail below with reference to the drawings.
（実施例１）
第１図（ａ）乃至（ｄ＞は、本発明実施例の配５１層の
形成工程を示す図である。(Example 1) FIGS. 1(a) to 1(d) are diagrams showing the process of forming a 51-layer layer according to an example of the present invention.
まず、第１図（ａ）に示す如く、砒素イオンのイオン注
入によって１ｑられたＮ＋型型数散層２有するＰ型シリ
コン基板１の表面全体に絶縁膜としての酸化シリコン膜
３を堆積し、全面にポジレジスト４を塗布した後、フォ
トリソ法により、該Ｎ“型拡散層２に対応する位置に窓
を形成し、これをマスクとして反応性イオンエツチング
によりコンタクト孔５を穿孔する。First, as shown in FIG. 1(a), a silicon oxide film 3 as an insulating film is deposited on the entire surface of a P-type silicon substrate 1 having an N+ type dispersion layer 2 which is 1q-sized by ion implantation of arsenic ions. After applying a positive resist 4 to the entire surface, a window is formed at a position corresponding to the N" type diffusion layer 2 by photolithography, and using this as a mask, a contact hole 5 is bored by reactive ion etching.
次いで、前記ポジレジスト４を除去した後、アルゴン雰
囲気中で加熱スパッタ法により、第１図（ｂ）に示す如
く膜厚８０００人の第１のアルミニウムーシリコン（Ａ
Ｉ−３ｌ）膜６ａを形成する。このとき、基板温度は２
５０℃、アルゴンの圧力は２ Ｘ １０−３Ｔｏｒｒと
する。Next, after removing the positive resist 4, a first aluminum-silicon (A
I-3l) Form a film 6a. At this time, the substrate temperature is 2
The temperature is 50° C. and the argon pressure is 2×10 −3 Torr.
続いて、第１図（Ｃ）に示す如く基板表面全体を、反応
性イオンエツチングにより、約１μｍ程度エッチバック
する。このときのエツチング条件は、塩化ホウ素（ＢＣ
ｌ２ ） （２５０ｃｃ／１ｉｎ） ＋Ｆｊ。Subsequently, as shown in FIG. 1(C), the entire surface of the substrate is etched back by about 1 μm by reactive ion etching. The etching conditions at this time were boron chloride (BC).
l2) (250cc/1in) +Fj.
素（ＣＩ２ ＞ （３０ｃｃ／１ｉｎ） ＋酸素（０
２）（３ｃｃ／ｎ１ｎ）＋テトラフルオルメタン（ＣＦ
４）（１５ｃｃ／ｍ１ｎ）の混合ガス雰囲気中で、圧力
８Ｐａとし、高周波電力６００Ｗとする。かかるエツチ
ング条件のもとでは、Ａｌ−３ｉ膜６ａのエツチングは
、膜の厚さ方向にのみ異方性をもって進行し、水平方向
には進行しない。従って、コンタクト孔の側壁に成長し
たＡｌ−５ｉ層のみが残留する。Element (CI2 > (30cc/1in) + Oxygen (0
2) (3cc/n1n) + tetrafluoromethane (CF
4) In a mixed gas atmosphere of (15 cc/m1n), the pressure is 8 Pa and the high frequency power is 600 W. Under such etching conditions, the etching of the Al-3i film 6a progresses anisotropically only in the film thickness direction, but not in the horizontal direction. Therefore, only the Al-5i layer grown on the sidewall of the contact hole remains.
そして再び、第１図（ｄ）に示す如く前記と同様に、加
熱スパッタ法により、約ｓ ｏ’ｏ ｏ人の第２のＡｌ
−３ｉ層６ｂを形成する。Then, as shown in FIG. 1(d), about so'o o second Al
- Form a 3i layer 6b.
このようにして、極めて良好なステップカバレージをも
ツＡｌ−３ｉ層６ （６ａ、６ｂ）からなる配線層が形
成される。In this way, a wiring layer consisting of the Al-3i layer 6 (6a, 6b) is formed with extremely good step coverage.
この方法では、フォトリソ工程が付加されることもない
ため、微１０なコンタクト孔にも有効であり、作業性が
良好である上、高精度のパターン形成が可能である。Since this method does not require the addition of a photolithography process, it is effective even for forming contact holes as small as 10, and has good workability and allows highly accurate pattern formation.
なお実施例では、第１のＡｌ−３ｉ層を約８０００人の
厚さに形成した後、異方性エツヂレグ法によりエッチバ
ックするに際し、エッヂバック伍を約８０００人とし、
コンタクト孔の側壁に残留せしめるのみで仙は全て除去
するようにしたが、エッチバックｆｆ１ｔをｔ＜８００
０人とし、コンタクト孔内のＮ＋型型数散層２表面（お
よび酸化シリコン膜上）に、わずかに第１のＡｌ−３ｉ
ｆｔＨ６ａが残留するようにすれば、Ｎ＋型型数散層表
面異方性エツチングによるダメージから保護することが
できる。この方法でも、良好なステップカバレージを得
ることができることはいうまでもない。In the example, after forming the first Al-3i layer to a thickness of about 8,000 layers, when etching back by the anisotropic edge leg method, the edge back thickness was set to about 8,000 layers,
Although we tried to remove all the traces by leaving them on the sidewalls of the contact holes, the etch back ff1t was set to t<800.
0 people, and a slight amount of the first Al-3i is applied to the surface of the N+ type scattering layer 2 (and on the silicon oxide film) in the contact hole.
By allowing ftH6a to remain, it is possible to protect the N+ type scattering layer from damage caused by surface anisotropic etching. It goes without saying that good step coverage can also be obtained with this method.
また、実施例では、コンタクト孔の側壁に残留せしめる
導体層と、配！５１４体とを同一材料で形成したが、必
ずしも同−材料を用いる必要はなく、適宜選択可能であ
る。ただし、同一のエツチング条件でエツチングできな
いような組み合わせの異種材料で構成する場合はエッチ
バック工程で絶縁膜表面上の第１の導体層は全て除去し
ておくのが望ましい。そうでない場合は、配線導体のバ
ターニング工程において、エツチング工程を２工程とし
、第１の導体層を別工程にバターニングしなければなら
ない。In addition, in the embodiment, a conductor layer is left on the side wall of the contact hole, and a conductor layer is left on the side wall of the contact hole. Although the 514 bodies are made of the same material, it is not necessary to use the same material, and it is possible to select the same material as appropriate. However, in the case of using a combination of different materials that cannot be etched under the same etching conditions, it is desirable to remove all of the first conductor layer on the surface of the insulating film in the etch-back step. Otherwise, in the process of patterning the wiring conductor, the etching process must be performed in two steps, and the first conductor layer must be patterned in a separate process.
（実施例２） 次に、本発明の他の実施例について説明する。(Example 2) Next, other embodiments of the present invention will be described.
第２図（ａ）乃至（ｆ）は、本発明の第２の実施例の配
線層の形成工程を示す図である。FIGS. 2(a) to 2(f) are diagrams showing the process of forming a wiring layer according to a second embodiment of the present invention.
第１図（ａ）に示したように、通常の方法でＮ＋型型数
散層２有するＰ型シリコン基板１の表面に形成した絶縁
膜としての酸化シリコン脱３内にコンタクト孔５を形成
した後、同様に第２図（ａ）に示す如く、アルゴン雰囲
気中で加熱スパッタ法により膜厚８０００Ａの第１のア
ルミニウム膜１６ａを形成する。このとき基板温度は２
５０℃、アルゴンの圧力は２ Ｘ １０’ ｔｏｒｒと
する。As shown in FIG. 1(a), a contact hole 5 was formed in a silicon oxide layer 3 as an insulating film formed on the surface of a P-type silicon substrate 1 having an N+ type scattered layer 2 by a conventional method. Thereafter, as shown in FIG. 2(a), a first aluminum film 16a having a thickness of 8000 Å is formed by heating sputtering in an argon atmosphere. At this time, the substrate temperature is 2
The temperature is 50° C. and the argon pressure is 2×10′ torr.
続いて、第２図（ｂ）に示す如く、スピンコード法によ
り、表面にフォトレジスト１７を塗布する。Subsequently, as shown in FIG. 2(b), a photoresist 17 is applied to the surface by a spin code method.
この後、Ｍ素プラズマ中で該フォトレジスト表面をライ
トアッシングすることにより凹部にのみ該フォトレジス
ト１７を残し、他の表面上のフォトレジストは第２図（
Ｃ）に示す如く灰化除去する。Thereafter, by light ashing the photoresist surface in M plasma, the photoresist 17 is left only in the recesses, and the photoresist on other surfaces is left as shown in FIG.
Ash and remove as shown in C).
次いで、第２図（ｄ）に示す如く、該フォトレジスト１
７をマスクとして、反応性イオンエツチング（ＲＩＥ＞
により下地の酸化シリコン膜３が表われるまで前記第１
のアルミニウム膜１６ａをエツチング除去する。Next, as shown in FIG. 2(d), the photoresist 1
7 as a mask, reactive ion etching (RIE>
The first silicon oxide film 3 is exposed until the underlying silicon oxide film 3 is exposed.
The aluminum film 16a is removed by etching.
このときのエツチング条件は、塩素（ｃ１２） ３０Ｓ
ＣＣＩｌｌ＋テトラフルオルメタン（ＣＦ４）１８ｓｃ
Ｃト酸素（０）ａｓｃｃｎ十塩化ホウ素（ＢａＩ２）２
５０５ｃｃｎの混合ガス雰囲気中で、圧力ａＰａ高周波
電力６００Ｗとする。The etching conditions at this time were chlorine (c12) 30S
CCIll + Tetrafluoromethane (CF4) 18sc
C oxygen (0) asccn boron decachloride (BaI2)2
In a mixed gas atmosphere of 505ccn, the pressure is aPa and the high frequency power is 600W.
そして、前記フォトレジスト１７を除去すると、第２図
（ｅ）に示す如く、コンタクト孔５の底部の第１のアル
ミニウム膜１６ａのみが残留する。Then, when the photoresist 17 is removed, only the first aluminum film 16a at the bottom of the contact hole 5 remains, as shown in FIG. 2(e).
このようにして、コンタクト孔５の内部に第１のアルミ
ニウム膜１６ａを形成した後、第２図（ｆ）に示す如く
、−前記と同様に加熱スパッタ法により、膜厚的８００
０Ａの第２のアルミニウム膜１６ｂを形成する。After forming the first aluminum film 16a inside the contact hole 5 in this way, as shown in FIG.
A second aluminum film 16b of 0A is formed.
このようにして、極めて良好な段差被覆性（ステップカ
バレージ）をもつアルミニウム膜１６（１６ａ、１６ｂ
）からなる配線層が形成される。In this way, the aluminum film 16 (16a, 16b) has extremely good step coverage.
) is formed.
この方法で形成した配！６Ａ層は、段差部においても充
分な段差被覆性を有し、また、配線層表面の凹凸が少な
いため、後続のフォトプロセスにおいて乱反射によるレ
ジストパターンの欠陥等が減少し、更に歩留りを向上せ
しめることが可能となる。The layout formed using this method! The 6A layer has sufficient step coverage even in step portions, and since there are few irregularities on the surface of the wiring layer, resist pattern defects due to diffuse reflection are reduced in the subsequent photo process, further improving yield. becomes possible.
なお、この実施例では、コンタクト孔の存在によってで
きる第１のアルミニウム層上の凹部にフォトレジストを
充填したが、フォトレジストに限定されることなく、ス
ピンオングラス（ＳＯＧ）等エツチング耐性のある流動
物質のうちから適宜選択可能である。In this example, the recesses on the first aluminum layer formed by the presence of the contact holes were filled with photoresist, but the etching resistance is not limited to photoresist, and etching-resistant fluid materials such as spin-on glass (SOG) may be used. You can select from among them as appropriate.
ＳＯＧを用いる場合には、同様にスピンコード法で基板
表面全体にＳＯＧを塗布した後、希弗酸（ＨＦ）を用い
たライトエツチング工程により、表面をうずくエツチン
グし、凹部内にのみＳＯＧを残留せしめるようにすると
よい。When using SOG, similarly, after applying SOG to the entire substrate surface using the spin code method, the surface is etched by a light etching process using dilute hydrofluoric acid (HF), leaving SOG only in the recesses. It is better to force it.
〔効果］
以上説明してきたように、本発明によれば、コンタクト
孔内への配線層の形成に際し、まず、導体層を形成後、
異方性エツチングによりエッチバックし、コンタクト孔
の側壁に該導体層を残留せしめ、側壁を緩やかなテーパ
状とし、この上層に配Ｆｉ１層を形成するようにしてい
るため、微細パターンに対してもパターン精度を低下さ
せることなく、ステップカバレージが良好で信頼性の高
い配線層をもつ半導体ｇ＠を提供することができる。[Effect] As explained above, according to the present invention, when forming a wiring layer in a contact hole, first, after forming a conductor layer,
The conductive layer is etched back by anisotropic etching to leave the conductive layer on the side wall of the contact hole, and the side wall is made into a gentle taper shape, and a fi 1 layer is formed on top of this, so it is also suitable for fine patterns. It is possible to provide a semiconductor g@ having a wiring layer with good step coverage and high reliability without reducing pattern accuracy.
また、導体層の形成後、コンタクト孔による凹部内に耐
エツチング性のある流動物質を充填し、これをマスクと
して該導体層をエツチング除去し、コンタクト孔内にの
み該導体層を残留せしめてコンタクト孔の実賞的深さを
小さくした後、配線層を形成ザるようにしているため、
同様にステップカバレージが良好で信頼性の高い半導体
装置を提供することができる。After the conductor layer is formed, a fluid material with etching resistance is filled in the recess formed by the contact hole, and the conductor layer is etched away using this as a mask, leaving the conductor layer only in the contact hole and making contact. Since the wiring layer is formed after reducing the actual depth of the hole,
Similarly, a semiconductor device with good step coverage and high reliability can be provided.
第１図（ａ）乃至（ｄ＞は、本発明実施例の配線層の形
成工程を示す図、第２図（ａ）乃至（ｆ）は、本発明の
他の実施例の配線層の形成工程を示す図、第３図は、従
来例の方法によって形成された配線層を示す図である。
１．１０１・・・シリコン基板、２．１０２・・・Ｎ＋
型型数散層３，１０３・・・酸化シリコン膜、１０４・
・・コンタクト孔、１０５・・・電極配線層、４・・・
ポジレジスト、５・・・コンタクト孔、６ａ・・・第１
のへ１−８ｉ層、６ｂ・・・第２のＡｌ−３ｉ層、６・
・・配線層、１６ ａ−・・第１のＡ１層、１６ ｂ
・・・第２のＡ１層、１６・・・配線層、１７・・・レ
ジスト。
第１図（０）
第１図（ｂ）
第１図（Ｃ）
第１図（ｄ）
第２図（Ｑ）
１．７１鰭
第２図（ｂ）
１．７１戸０
第２図（Ｃ）
第２図（（ｊ）
６ａFIGS. 1(a) to (d) are diagrams showing the process of forming a wiring layer according to an embodiment of the present invention, and FIGS. 2(a) to (f) are diagrams showing the formation of a wiring layer according to another embodiment of the present invention. 3 is a diagram showing a wiring layer formed by a conventional method. 1.101...Silicon substrate, 2.102...N+
Type type scattering layer 3, 103... silicon oxide film, 104.
...Contact hole, 105... Electrode wiring layer, 4...
Positive resist, 5... contact hole, 6a... first
1-8i layer, 6b... second Al-3i layer, 6.
...Wiring layer, 16a-...First A1 layer, 16b
...Second A1 layer, 16...Wiring layer, 17...Resist. Figure 1 (0) Figure 1 (b) Figure 1 (C) Figure 1 (d) Figure 2 (Q) 1.71 Fin Figure 2 (b) 1.71 House 0 Figure 2 (C ) Figure 2 ((j) 6a
Claims (7)
絶縁膜上に形成される配線層が、該コンタクト孔部での
絶縁膜のエッジの傾きに対して、なだらかな傾きをもつ
断面形状をなすことを特徴とする半導体装置。(1) The wiring layer formed on the insulating film including the contact hole provided on one main surface of the substrate has a gentle slope with respect to the slope of the edge of the insulating film at the contact hole. A semiconductor device characterized by having a cross-sectional shape.
工程が、該コンタクト孔の凹所内の少なくとも一部に第
１の導体層を形成する第１の工程と、その上層に第２の
導体層を形成する第２の工程とを含むことを特徴とする
半導体装置の製造方法。(2) The step of forming a wiring layer on the surface of an insulating film including a contact hole includes a first step of forming a first conductor layer in at least a part of the recess of the contact hole, and a second step of forming a first conductor layer on the upper layer thereof. A method for manufacturing a semiconductor device, comprising: a second step of forming a conductor layer.
方性エッチングにより、該第１の導体層をエッチバック
し、前記コンタクト孔の側壁に第１の導体層を残留せし
める工程からなることを特徴とする特許請求の範囲第（
２）項記載の半導体装置の製造方法。(3) After the first step forms the first conductor layer, the first conductor layer is etched back by anisotropic etching, and the first conductor layer remains on the side wall of the contact hole. Claim No. 1, characterized in that it consists of a step of
2) The method for manufacturing a semiconductor device according to item 2).
、 該第１の導体層表面のコンタクト孔等に起因する凹所内
にエッチング耐性を有する流動物質を充填する工程と、 前記流動物質をマスクとして前記第１の導体層をエッチ
ングし、コンタクト孔底部に前記第１の導体層を残留せ
しめる工程からなることを特徴とする特許請求の範囲第
（２）項記載の半導体装置の製造方法。(4) the first step is a step of forming a first conductor layer; and a step of filling a recess formed by a contact hole or the like on the surface of the first conductor layer with a fluid substance having etching resistance; The semiconductor device according to claim 2, further comprising a step of etching the first conductor layer using the fluid substance as a mask, and leaving the first conductor layer at the bottom of the contact hole. manufacturing method.
レジストを塗布する工程と、 凹所にのみフォトレジストを残留せしむべく表面のフォ
トレジストを灰化除去するライトアッシング工程とから
なることを特徴とする特許請求の範囲第（４）項記載の
半導体装置の製造方法。(5) The filling step is characterized by comprising a step of applying photoresist as the fluid substance, and a light ashing step of ashing and removing the photoresist on the surface so that the photoresist remains only in the recesses. A method for manufacturing a semiconductor device according to claim (4).
オングラス（ＳＯＧ）を塗布する工程と、凹所にのみ該
ＳＯＧを残留せしむべく、表面のＳＯＧをエッチング除
去するライトエッチング工程とからなることを特徴とす
る特許請求の範囲第（４）項記載の半導体装置の製造方
法。(6) The filling step consists of a step of applying spin-on glass (SOG) as the fluid material, and a light etching step of etching away the SOG on the surface so that the SOG remains only in the recesses. A method for manufacturing a semiconductor device according to claim (4), characterized in that:
工程であることを特徴とする特許請求の範囲第（４）項
第（６）項のいずれかに記載の半導体装置の製造方法。(7) The method for manufacturing a semiconductor device according to any one of claims (4) and (6), wherein the step of causing the residue to remain is a reactive ion etching step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11823286A JPS62274640A (en) | 1986-05-22 | 1986-05-22 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11823286A JPS62274640A (en) | 1986-05-22 | 1986-05-22 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62274640A true JPS62274640A (en) | 1987-11-28 |
Family
ID=14731497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11823286A Pending JPS62274640A (en) | 1986-05-22 | 1986-05-22 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62274640A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534463A (en) * | 1992-01-23 | 1996-07-09 | Samsung Electronics Co., Ltd. | Method for forming a wiring layer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999718A (en) * | 1982-11-30 | 1984-06-08 | Toshiba Corp | Semiconductor device |
| JPS6085516A (en) * | 1983-10-17 | 1985-05-15 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1986
- 1986-05-22 JP JP11823286A patent/JPS62274640A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999718A (en) * | 1982-11-30 | 1984-06-08 | Toshiba Corp | Semiconductor device |
| JPS6085516A (en) * | 1983-10-17 | 1985-05-15 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869902A (en) * | 1990-09-19 | 1999-02-09 | Samsung Electronics Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US5534463A (en) * | 1992-01-23 | 1996-07-09 | Samsung Electronics Co., Ltd. | Method for forming a wiring layer |
| US5589713A (en) * | 1992-01-23 | 1996-12-31 | Samsung Electronics Co., Ltd. | Semiconductor device having an improved wiring layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6291137B1 (en) | Sidewall formation for sidewall patterning of sub 100 nm structures | |
| US6255022B1 (en) | Dry development process for a bi-layer resist system utilized to reduce microloading | |
| KR100714305B1 (en) | Method of forming self aligned double pattern | |
| JPH01290236A (en) | Method of levelling wide trench | |
| JPH09181180A (en) | Semiconductor integrated circuit and its manufacture | |
| US6180517B1 (en) | Method of forming submicron contacts and vias in an integrated circuit | |
| JPH11186225A (en) | Formation of tapered contact hole, formation of tapered polysilicon plug and taepred polysilicon plug | |
| JPH09237777A (en) | Intermediate layer lithography method by which a part of top coat is eliminated | |
| US20030119330A1 (en) | Bi-layer photoresist method for forming high resolution semiconductor features | |
| US20110248385A1 (en) | Method for selectively forming symmetrical or asymmetrical features using a symmetrical photomask during fabrication of a semiconductor device and electronic systems including the semiconductor device | |
| US8084832B2 (en) | Semiconductor device | |
| US7339253B2 (en) | Retrograde trench isolation structures | |
| US6214737B1 (en) | Simplified sidewall formation for sidewall patterning of sub 100 nm structures | |
| JPS62274640A (en) | Semiconductor device and manufacture thereof | |
| KR100276146B1 (en) | Integrated circuit manufacturing method | |
| US20020137331A1 (en) | Method of forming contact holes of reduced dimensions by using reverse-transcription process | |
| KR0139072B1 (en) | Method of fabricating semiconductor device having step of forming play in contact hole | |
| KR100458087B1 (en) | Method for fabricating semiconductor device to etch oxide layer by gas including small quantity of polymer | |
| KR100466192B1 (en) | Method for manufacturing semiconductor device | |
| KR20010018260A (en) | Method for forming contact between devices | |
| JP3196847B2 (en) | Wiring structure and method of manufacturing the same | |
| KR100281549B1 (en) | Polysilicon film pattern formation method | |
| KR100209279B1 (en) | Method for forming a contact of semiconductor device | |
| JPH11260755A (en) | Contact hole of semiconductor device and its forming method | |
| JPH05109719A (en) | Manufacture of semiconductor device |