JPS62272721A - Semiconductor breaker - Google Patents
Semiconductor breakerInfo
- Publication number
- JPS62272721A JPS62272721A JP11659386A JP11659386A JPS62272721A JP S62272721 A JPS62272721 A JP S62272721A JP 11659386 A JP11659386 A JP 11659386A JP 11659386 A JP11659386 A JP 11659386A JP S62272721 A JPS62272721 A JP S62272721A
- Authority
- JP
- Japan
- Prior art keywords
- current
- parallel
- gto
- time
- arrester
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000002238 attenuated effect Effects 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 abstract description 27
- 238000013016 damping Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000005265 energy consumption Methods 0.000 description 8
- 230000003252 repetitive effect Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Thyristor Switches And Gates (AREA)
Abstract
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔発明の属する技術分野〕
本発明は、それぞれスナバ回路を並列接続した複数個の
GTOサイリスタを並列接続し、これらのGTOサイリ
スタを同一のゲート信号でオン。Detailed description of the invention 3. Detailed description of the invention [Technical field to which the invention pertains] The present invention connects a plurality of GTO thyristors in parallel, each having a snubber circuit connected in parallel, and connects these GTO thyristors to the same gate. Turn on at signal.
オフさせる半導体しゃ断器に関する。This relates to a semiconductor breaker that is turned off.
複数個のGTOサイリスタを並列接続して使用する場合
に、各GTOサイリスタがターンオフするときのターン
オフ時間に差があると、このターンオフ時間差のために
各GTOサイリスタが分担する電流に不平衡が生じる(
ターンオフ時間は、ターンオフ時間−蓄積時間+下降時
間で定義される)。一般に、半導体素子の特性にはばら
つきがあり、上述のターンオフ時間も同一にはならない
。When using multiple GTO thyristors connected in parallel, if there is a difference in the turn-off time when each GTO thyristor turns off, this difference in turn-off time will cause imbalance in the current shared by each GTO thyristor (
Turn-off time is defined as turn-off time - accumulation time + fall time). Generally, there are variations in the characteristics of semiconductor devices, and the above-mentioned turn-off times are not the same.
第4図はGTOサイリスタを2個並列接続した半導体し
ゃ断器の主回路接続図である。この第4図において、l
は直流電源、2は電源インダクタンス、3.4はGTO
サイリスタ、7は金属酸化物系非線形抵抗器(以下、ア
レスタと呼ぶ。)、6はインダクタンスを含む負荷であ
る。この負荷6のために、並列にフリーホイリングダイ
オード5が接続されている。FIG. 4 is a main circuit connection diagram of a semiconductor breaker in which two GTO thyristors are connected in parallel. In this Figure 4, l
is the DC power supply, 2 is the power supply inductance, and 3.4 is the GTO
A thyristor 7 is a metal oxide nonlinear resistor (hereinafter referred to as an arrester), and 6 is a load including an inductance. For this load 6, a freewheeling diode 5 is connected in parallel.
またGTOサイリスタ3.4には各々直列にバランスリ
アクトル3L、4Lが接続されている。Further, balance reactors 3L and 4L are connected in series to each of the GTO thyristors 3.4.
更にスナバコンデンサ3Cとスナバ抵抗3Rを直列接続
し、このスナバ抵抗3Rにスナバダイオード3Dを並列
接続して構成されるスナバ回路3SがGTOサイリスタ
3に接続される。GTOサイリスタ4も同様にスナバコ
ンデンサ4C,スナバ抵抗4R,スナバダイオード4D
でなるスナバ回路4Sが並列接続される。Furthermore, a snubber circuit 3S is connected to the GTO thyristor 3, and is configured by connecting a snubber capacitor 3C and a snubber resistor 3R in series, and connecting a snubber diode 3D in parallel to the snubber resistor 3R. Similarly, GTO thyristor 4 has a snubber capacitor 4C, a snubber resistor 4R, and a snubber diode 4D.
The snubber circuits 4S are connected in parallel.
フリーホイーリングダイオード5は、負荷電流しゃ断時
負荷電流を5側に分流させて負荷6のインダクタンスに
蓄えられていたエネルギーにより、スナバコンデンサが
過充電されるのを防止するために接続される。The freewheeling diode 5 is connected to prevent the snubber capacitor from being overcharged by the energy stored in the inductance of the load 6 by shunting the load current to the 5 side when the load current is cut off.
第5図は第4図に示す直流しゃ断装置の各部の動作波形
図であって、横軸は時間軸である。第5図において、(
イ)にはターンオフ信号、(ロ)にはGTOサイリスタ
3の電流■1、(ハ)にはGTOサイリスタ3の電圧■
3、(ニ)にはスナバコンデンサ3Cの電流t、c、(
ホ)にはGTOサイリスタ4の電流I4、(へ)にはG
TOサイリスタ4の電圧■4、(ト)にはスナバコンデ
ンサ4Cの電流I4い (チ)にはアレスタ7の電流I
1、 (す)にはフリーホイーリングダイオード5の電
流I2、(ヌ)には負荷電流■。が示されている。FIG. 5 is an operational waveform diagram of each part of the DC cutoff device shown in FIG. 4, and the horizontal axis is the time axis. In Figure 5, (
A) is the turn-off signal, (B) is the current of GTO thyristor 3 ■1, and (C) is the voltage of GTO thyristor 3 ■
3. In (d), the currents t, c, (
E) is the current I4 of GTO thyristor 4, (E) is G
The voltage of TO thyristor 4 is 4, (G) is the current I4 of snubber capacitor 4C, and (H) is the current I of arrester 7.
1. (S) is the current I2 of the freewheeling diode 5, and (N) is the load current ■. It is shown.
第6回はアレスタの電流−電圧の原理的な特性を示すグ
ラフである。アレスタの電圧をv、とし、その電流をi
rとするとき、縦軸はこのi、を横軸は■、を表してお
り、Erはアレスタの制限電圧を示す。第6図はアレス
タの電圧vrが制限電圧E1を超えるとその電流が1r
が急激に立上がり定電圧特性を示すことを表している。Part 6 is a graph showing the fundamental characteristics of arrester current-voltage. Let the voltage of the arrester be v, and its current be i
When r, the vertical axis represents i, the horizontal axis represents ■, and Er represents the limiting voltage of the arrester. Figure 6 shows that when the arrester voltage vr exceeds the limit voltage E1, the current increases by 1r.
This shows that the voltage rises rapidly and exhibits constant voltage characteristics.
半導体しゃ断装置の動作を第4図、第5図および第6図
を参照しながら以下に説明する。The operation of the semiconductor breaker will be described below with reference to FIGS. 4, 5, and 6.
各GTOサイリスタ3,4のゲートターンオフ時間をそ
れぞれTG3.TG4とし、素子のばらつきのためにT
G3<TG4であるものとする。The gate turn-off time of each GTO thyristor 3, 4 is TG3. TG4, and T due to element variations.
It is assumed that G3<TG4.
第5図(イ)から分かるように、時刻TOに両GTOサ
イリスタ3.4のゲートに同時にターンオフ信号が与え
られる。この時点では両GTOサイリスタ3.4は導通
状態であり、それぞれに流れる電流は等しく Ii =
14 = To /2と仮定する。As can be seen from FIG. 5(a), turn-off signals are simultaneously applied to the gates of both GTO thyristors 3.4 at time TO. At this point, both GTO thyristors 3.4 are in a conductive state, and the current flowing through each is equal. Ii =
Assume that 14 = To /2.
時刻ToからTG3なるターンオフ時間が経過して時刻
T1になると、GTOサイリスタ3がターンオフするた
め、それまでGTOサイリスタ3に流れていた電流はス
ナバコンデンサ3Cに流れ込む。これによりGTOサイ
リスタ3の電流■3は、
にて示されるように減少していく (第5図(ロ)。When the turn-off time TG3 passes from time To to time T1, the GTO thyristor 3 is turned off, so the current that had been flowing through the GTO thyristor 3 until then flows into the snubber capacitor 3C. As a result, the current 3 of the GTO thyristor 3 decreases as shown in Fig. 5 (b).
(ニ)参照)。但し、L、、L、はそれぞれバランスリ
アクトル3L、4Lのインダクタンス、Cはスナバコン
デンサ3Cの静電容量である。(See (d)). However, L and L are the inductances of the balance reactors 3L and 4L, respectively, and C is the capacitance of the snubber capacitor 3C.
一方、GTOサイリスタ4を流れる電流は時刻Tlから
、
にしたがって増加する。On the other hand, the current flowing through the GTO thyristor 4 increases as follows from time Tl.
時刻Toからターンオフ時間TG4が経過して時刻T2
になると、GTOサイリスタ4がターンオフする。ここ
で、ΔTG=TG4−TG3とすると、GTOサイリス
タ4の遮断電流ITJは、にて表され、そして電流増加
分ΔIは、にて表される。After the turn-off time TG4 has elapsed from time To, time T2
When this occurs, the GTO thyristor 4 is turned off. Here, if ΔTG=TG4-TG3, the cutoff current ITJ of the GTO thyristor 4 is expressed by , and the current increase ΔI is expressed by .
GTOサイリスタ4がターンオフするとGTOサイリス
タ4を流れていた電流はスナバコンデンサ4Cに流れ込
む(第5図(ホ)、 ())参照)。When the GTO thyristor 4 is turned off, the current flowing through the GTO thyristor 4 flows into the snubber capacitor 4C (see (e) and ()) in FIG. 5).
この後はスナバコンデンサ3C,4Cとりアクドル3L
、4LによりLC共振回路が構成され振動電流が重畳さ
れる。After this, take snubber capacitors 3C and 4C and axle 3L.
, 4L constitute an LC resonance circuit, and the oscillating current is superimposed.
時刻T3になりスナバコンデンサ3Cの電圧がアレスタ
7の制限電圧Erを超えると、アレスタに電流が流れは
じめる(第5図(ハ)、(チ)参照)。ただし、Er≦
Vイてあり、V工はGTOサイリスタの許容繰返しピー
ク電圧とする。At time T3, when the voltage of the snubber capacitor 3C exceeds the limit voltage Er of the arrester 7, current begins to flow through the arrester (see FIGS. 5(c) and 5(h)). However, Er≦
V is the allowable repetitive peak voltage of the GTO thyristor.
時刻T4でアレスタ7を流れる電流が負荷電流I0に達
する。同時にスナバコンデンサC4を流れる電流は零に
減衰する。このときGTOサイリスタ4の電圧は最大と
なる。この最大電圧値V4Fは、スナバコンデンサ4C
の電圧がアレスタの制限電圧Erに達した時のコンデン
サ4Cの電流をにて表すことができる。At time T4, the current flowing through the arrester 7 reaches the load current I0. At the same time, the current flowing through snubber capacitor C4 decays to zero. At this time, the voltage of the GTO thyristor 4 becomes maximum. This maximum voltage value V4F is the snubber capacitor 4C
The current of the capacitor 4C when the voltage reaches the arrester limit voltage Er can be expressed as.
以上で、GTOサイリスタのターンオフ動作は完了する
。With this, the turn-off operation of the GTO thyristor is completed.
式(4)はバランス・リアクトルL3.L4を大きくす
ると電流増加分Δ■は小さくなることを示している。Equation (4) is the balance reactor L3. It is shown that as L4 is increased, the current increase amount Δ■ becomes smaller.
また、式(5)はバランス・リアクトルL4を太きくす
るとGTOサイリスタ4の最大電圧値が大きくなること
を示している。GTOサイリスタ4の最大電圧値V4p
がその許容繰返しピーク電圧V。Furthermore, equation (5) indicates that the maximum voltage value of the GTO thyristor 4 increases as the balance reactor L4 becomes thicker. Maximum voltage value V4p of GTO thyristor 4
is its allowable repetitive peak voltage V.
を超えるとGTOサイリスタ4は破壊する。If it exceeds this value, the GTO thyristor 4 will be destroyed.
したがって、電流増加分ΔIを抑制するためにバランス
リアクトルL3.L4を大きくすると、GTOサイリス
タ4の最大電圧値■4.を許容繰返しピーク電圧■8以
下に抑えるためにスナバコンデンサ4の静電容量Cを大
きくしなければならず、装置が大型化するなどの欠点が
ある。また、しゃ断後負荷電流はフリーホイーリングダ
イオードのオン電圧の損失分で減衰するだけなので負荷
電流のしゃ断時間が長くなるという欠点がある。Therefore, in order to suppress the current increase amount ΔI, balance reactor L3. When L4 is increased, the maximum voltage value of GTO thyristor 4 ■4. The capacitance C of the snubber capacitor 4 must be increased in order to suppress the permissible repetitive peak voltage (1) to less than 8, which has disadvantages such as an increase in the size of the device. Furthermore, since the load current after being cut off is only attenuated by the loss of the on-voltage of the freewheeling diode, there is a drawback that the load current cut-off time is longer.
本発明の目的は、GTOサイリスタを並列接続して使用
するときそれぞれのターンオフ時間のバラツキによって
生じる電流アンバランスを抑制するために各GTOサイ
リスタに直列にバランスリアクトルを接続する場合にお
いて、バランスリアクトルに蓄えられた電磁エネルギー
によって発生するGTOサイリスタの過電圧を防止し、
更に負荷電流のしゃ断時間(GTOサイリスタがオフし
てから事故電流が零に減衰するまでの時間)を実用的な
時間にしてアレスタの消費エネルギーを小さくし、アレ
スタ素子の並列数の低減を可能にすることにある。An object of the present invention is to store energy in a balance reactor when a balance reactor is connected in series to each GTO thyristor in order to suppress current imbalance caused by variations in turn-off time when GTO thyristors are connected in parallel. prevents overvoltage of the GTO thyristor caused by electromagnetic energy,
Furthermore, the load current cut-off time (the time from when the GTO thyristor turns off until the fault current decays to zero) is set to a practical time, reducing the energy consumption of the arrester and reducing the number of parallel arrester elements. It's about doing.
本発明は、アレスタの制限電圧特性に着目したものであ
り、並列接続されたGTOサイリスタそれぞれにアレス
タを並列に接続することにより電流バランスリアクトル
に蓄えられた電磁エネルギーにより発生するGTOサイ
タスクの過電圧を抑制しようとするものである。同時に
フリーホイーリングダイオードに直列に適当な値の減衰
抵抗を接続することにより実用的なしゃ断時間を保ちつ
つ負荷インダクタンスの電磁エネルギーをアレスタと減
衰抵抗に分担させることができることに着目しアレスタ
の消費エネルギーを小さくし、もってアレスタ素子の並
列数の低減を可能にするものである。The present invention focuses on the limiting voltage characteristics of the arrester, and suppresses the overvoltage of the GTO thyristor generated by the electromagnetic energy stored in the current balance reactor by connecting the arrester in parallel to each of the GTO thyristors connected in parallel. This is what I am trying to do. At the same time, we focused on the fact that by connecting a damping resistor of an appropriate value in series with the freewheeling diode, the electromagnetic energy of the load inductance can be shared between the arrester and the damping resistor while maintaining a practical cutoff time. This makes it possible to reduce the number of parallel arrester elements.
第1図は本発明の実施例を示す主回路接続図である。 FIG. 1 is a main circuit connection diagram showing an embodiment of the present invention.
第1図において、1は直流電源、2は電源インダクタン
ス、3,4はGTOサイリスタ、6はインダクタンスを
含む負荷である。5はフリーホイーリングダイオード、
10は減衰抵抗である。In FIG. 1, 1 is a DC power supply, 2 is a power supply inductance, 3 and 4 are GTO thyristors, and 6 is a load including an inductance. 5 is a freewheeling diode,
10 is a damping resistance.
各GTOサイリスタ3.4には、それぞれスナバ回路3
3.43が並列に接続されており、またそれぞれ電流バ
ランスリアクトル3L、4Lが直列に接続されている。Each GTO thyristor 3.4 has a snubber circuit 3.
3.43 are connected in parallel, and current balance reactors 3L and 4L are connected in series, respectively.
スナバ回路3Sは、スナバコンデンサ3Cとスナバ抵抗
3Rとを直列接続し、このスナバ抵抗3Rにスナバダイ
オード3Dを並列接続して構成しである。スナバ回路4
Sも同様に接続されているスナバコンデンサ4C,スナ
バ抵抗4R,スナバダイオード4Dから構成されている
。更に、GTOサイリスタ3,4にはそれぞれアレスタ
8.9が並列に接続されている。The snubber circuit 3S includes a snubber capacitor 3C and a snubber resistor 3R connected in series, and a snubber diode 3D connected in parallel to the snubber resistor 3R. Snubber circuit 4
S also includes a snubber capacitor 4C, a snubber resistor 4R, and a snubber diode 4D, which are connected in the same way. Further, arresters 8.9 are connected in parallel to each of the GTO thyristors 3 and 4.
第2図は第1図に示す本発明による実施例の主回路各部
の動作波形図であって、横軸は時間軸である。この第2
図には、(イ)にターンオフ信号、(ロ)にGTOサイ
リスタ3の電流■3、(ハ)にGTOサイリスタ3の電
圧V8、(ニ)にスナバコンデンサ3Cの電流I3い
(ホ)にアレスタ8の電流I8、(へ)にGTOサイリ
スタ4の電流I4、(ト)にGTOサイリスタ4の電圧
■4、(チ)にスナバコンデンサ4Cの電流■4い (
1月にアレスタ9の電流■1、(ヌ)に負荷電流■。、
(ル)にフリーホイーリングダイオード5の電流I、が
示されている。FIG. 2 is an operational waveform diagram of each part of the main circuit of the embodiment according to the present invention shown in FIG. 1, and the horizontal axis is the time axis. This second
In the diagram, (a) shows the turn-off signal, (b) shows the current of GTO thyristor 3, (c) shows the voltage of GTO thyristor 3, V8, and (d) shows the current I3 of snubber capacitor 3C.
(E) Current I8 of arrester 8, (F) Current I4 of GTO thyristor 4, (G) Voltage ■4 of GTO thyristor 4, (H) Current ■4 of snubber capacitor 4C (
In January, the current of arrester 9 is ■1, and the load current is on (nu). ,
The current I of the freewheeling diode 5 is shown in (h).
しゃ断装置各部の動作を第1図と第2図により以下に説
明する。The operation of each part of the breaker will be explained below with reference to FIGS. 1 and 2.
GTOサイリスタ3,4のゲートターンオフ時間をそれ
ぞれTG3.TG4とし、素子のターンオフ時間のばら
つきのためにT(,3<TG4であるものとする。The gate turn-off time of GTO thyristors 3 and 4 is set to TG3. TG4, and assume that T(,3<TG4) due to variations in the turn-off time of the elements.
時刻TOに両GTOサイリスタ3.4のゲートに同時に
ターンオフ信号を与える(第2図(イ)参照)。この時
点では両GTOサイリスタ3.4は導通状態であり、そ
れぞれに流れる電流は等しく、13 = Ia = T
。/2と仮定する。■。は負荷6の電流を表す。At time TO, a turn-off signal is applied to the gates of both GTO thyristors 3.4 at the same time (see FIG. 2(a)). At this point, both GTO thyristors 3.4 are conducting and the current flowing through each is equal, 13 = Ia = T
. /2. ■. represents the current of the load 6.
時刻ToからTG3なるターンオフ時間が経過して時刻
T1になると、GTOサイリスタ3がターンオフするた
め、それまでGTOサイリスタ3に流れていた電流はス
ナバコンデンサ3Cに流れ込み、電流バランスリアクト
ル3L、4LのインダクタンスL3.L4とスナバコン
デンサ3Cの静電容量Cで決まる共振電流波形状に減衰
していく。その分だけGTOサイリスタ4を流れる電流
は増加するが電流バランスリアクトル3L、4Lにより
抑制される(第2図(ロ)、(ニ)、(へ)参照)。When the turn-off time TG3 passes from time To and reaches time T1, the GTO thyristor 3 turns off, so the current that had been flowing through the GTO thyristor 3 flows into the snubber capacitor 3C, and the inductance L3 of the current balance reactors 3L and 4L. .. The resonant current waveform is attenuated by L4 and the capacitance C of the snubber capacitor 3C. The current flowing through the GTO thyristor 4 increases by that amount, but is suppressed by the current balance reactors 3L and 4L (see FIGS. 2(b), (d), and (f)).
時刻ToからTG4なるターンオフ時間が経過して時刻
T2になると、GTOサイリスタ4がターンオフする。When the turn-off time TG4 elapses from time To and reaches time T2, the GTO thyristor 4 turns off.
GTOサイリスタ4がターンオフすると、GTOサイリ
スタ4を流れていた電流はスナバコンデンサ4Cに流れ
込む(第2図(へ)。When the GTO thyristor 4 is turned off, the current flowing through the GTO thyristor 4 flows into the snubber capacitor 4C (see Fig. 2).
(チ)参照)。(See (h)).
時刻T3になると、スナバコンデンサ3Cの電圧が直流
電源電圧Eを超え、これによりフリーホイーリングダイ
オード5が導通し、負荷電流はスナバコンデンサ3Cと
フリーホイーリングダイオード5とに分流し流れ始める
。At time T3, the voltage of the snubber capacitor 3C exceeds the DC power supply voltage E, which causes the freewheeling diode 5 to conduct, and the load current begins to flow in a shunt manner between the snubber capacitor 3C and the freewheeling diode 5.
時刻T4になると、GTOサイリスタ3の電圧がアレス
タ8の制限電圧Erを超える。これにより、スナバコン
デンサ3Cを流れていた電流がアレスタ8に転流し、G
TOサイリスタ3の最大電圧はアレスタの制限電圧E、
に抑えられる(第2図(ハ)、(ニ)、(ホ)参照)。At time T4, the voltage of the GTO thyristor 3 exceeds the limit voltage Er of the arrester 8. As a result, the current flowing through the snubber capacitor 3C is diverted to the arrester 8, and the G
The maximum voltage of TO thyristor 3 is the arrester limit voltage E,
(See Figure 2 (c), (d), and (e)).
よって負荷電流はアレスタ8とフリーホイーリングダイ
オード5とに分流し流れる。Therefore, the load current is divided between the arrester 8 and the freewheeling diode 5.
時刻T5になると、同様にGTOサイリスタ4の電圧も
アレスタ9の制限電圧E、を超える。この結果、スナバ
コンデンサ4Cを流れていた電流がアレスタ9に転流す
るため、その最大電圧はアレスタによる制限電圧Erに
抑えられる(第2図())、(チ)、(す)参照〉。At time T5, the voltage of the GTO thyristor 4 also exceeds the limit voltage E of the arrester 9. As a result, the current flowing through the snubber capacitor 4C is commutated to the arrester 9, so that its maximum voltage is suppressed to the limit voltage Er by the arrester (see FIGS. 2(a)), (h), and (s)).
以上でGTOサイリスタのターンオフ動作は完了する。With this, the turn-off operation of the GTO thyristor is completed.
個々のGTOサイリスタのターンオフ時間のばらつきに
起因する電流アンバランスを抑制するためにGTOサイ
リスタに直列に挿入したバランスリアクトルに蓄えられ
た電磁エネルギーによってGTOサイリスタに生ぜしめ
られる過電圧は、並列接続されたGTOサイリスタのそ
れぞれに並列接続されたアレスタによって抑制すること
ができる。The overvoltage generated in the GTO thyristor due to the electromagnetic energy stored in the balance reactor inserted in series with the GTO thyristor to suppress current imbalance caused by variations in the turn-off time of individual GTO thyristors is It can be suppressed by an arrester connected in parallel to each of the thyristors.
この後負荷の電磁エネルギーはアレスタ8,9と限流抵
抗lOにより消費され負荷電流は零に減衰し、しゃ断は
完了する。After this, the electromagnetic energy of the load is consumed by the arresters 8 and 9 and the current limiting resistor lO, the load current is attenuated to zero, and the shutoff is completed.
第3図はアレスタの消費エネルギー、しゃ断時間と減衰
抵抗10の関係を示すグラフである。減衰抵抗10の抵
抗値をRとし、アレスタの消費エネルギーをQ、しゃ断
時間をTとする。縦軸にはQ。FIG. 3 is a graph showing the relationship between the energy consumption of the arrester, the cut-off time, and the damping resistor 10. Let the resistance value of the damping resistor 10 be R, the energy consumption of the arrester be Q, and the cut-off time be T. Q is on the vertical axis.
Tが取られ、横軸にはRが取られている。このグラフは
、減衰抵抗Rを小さくするとアレスタの消費エネルギー
は小さくなるが、しゃ断時間Tは大きくなることを示し
ている。T is plotted, and R is plotted on the horizontal axis. This graph shows that when the damping resistance R is made smaller, the energy consumption of the arrester becomes smaller, but the cut-off time T becomes longer.
Q、、、、T、、oは、それぞれフリーホイーリングダ
イオードがない場合におけるアレスタの消費エネルギー
、しゃ断時間を示す。例えば、しゃ断時間をT=T、>
T〜となるように選ぶと、減衰抵抗はR=R,となり、
アレスタの消費エネルギーはQ=Q、<Q〜となる。し
たがって、適当なしゃ断時間Tを適当に選ぶことにより
アレスタの消費エネルギーを低減することができる。Q, , , T, , o represent the energy consumption and cut-off time of the arrester in the absence of a freewheeling diode, respectively. For example, the cutoff time is T=T, >
If T is selected, the damping resistance becomes R=R, and
The energy consumed by the arrester is Q=Q, <Q~. Therefore, by appropriately selecting an appropriate cutoff time T, the energy consumption of the arrester can be reduced.
複数個のGT○サイリスタを並列接続して使用する場合
に、個々のGTOサイリスタのターンオフ時間のバラツ
キによって各GTOサイリスタの分担する電流にアンバ
ランスを生じる。それを抑制するために各GTOサイリ
スタに電流バランスリアクトルが接続される。しかし電
流アンバランスを抑制するためにバランスリアクトルの
インダクタンスを大きくすると、リアクトルに蓄えられ
た電磁エネルギーによってしゃ断時にGTOサイリスタ
に過電圧が発生し、このGTOサイリスタは破壊に至る
という問題がある。When a plurality of GT○ thyristors are connected in parallel and used, variations in the turn-off times of individual GTO thyristors cause an imbalance in the current shared by each GTO thyristor. In order to suppress this, a current balance reactor is connected to each GTO thyristor. However, if the inductance of the balance reactor is increased in order to suppress current imbalance, there is a problem in that the electromagnetic energy stored in the reactor generates an overvoltage in the GTO thyristor when it is cut off, leading to destruction of the GTO thyristor.
本発明によれば、並列接続されたG’TOサイリスタの
それぞれにアレスタを並列接続することによりGTOサ
イリスタの過電圧を抑制できるから、従来のように静電
容量の大きなスナバコンデンサを使用する必要もなくな
るので装置の大形化やコストアップを避けることができ
る。According to the present invention, overvoltage of the GTO thyristors can be suppressed by connecting an arrester in parallel to each of the G'TO thyristors connected in parallel, so there is no need to use a snubber capacitor with a large capacitance as in the past. Therefore, it is possible to avoid increasing the size and cost of the device.
さらにフリーホイーリングダイオードに直列に減衰抵抗
を接続することにより、負荷電流を速やかに減衰させる
と同時に適当な減衰抵抗の値を選ぶことにより実用的な
しゃ断時間を保ちつつ負荷インダクタンスの電磁エネル
ギーをアレスタと限流抵抗に分担させアレスタの消費エ
ネルギーを低減できるから、アレスタ素子の並列数を少
なくでき、装置のより小形化、コスト低減を図ることが
できる。Furthermore, by connecting a damping resistor in series with the freewheeling diode, the load current can be attenuated quickly.At the same time, by selecting an appropriate value of the damping resistor, the electromagnetic energy of the load inductance can be absorbed into the arrester while maintaining a practical cut-off time. Since the energy consumption of the arrester can be reduced by sharing the energy with the current limiting resistor, the number of parallel arrester elements can be reduced, making it possible to further downsize the device and reduce costs.
第1図は本発明の実施例の主回路接続図、第2図は第1
図に示す本発明による半導体しゃ断器の実施例の動作波
形図、第3図はアレスタの消費エネルギー、しゃ断時間
と限流抵抗の関係を表すグラフ、第4図は従来の半導体
しゃ断器の主回路接読図、第5図は第4図に示す従来の
半導体しゃ断器の動作波形図、第6図はアレスタの電圧
−電流特性のグラフである。
1は直流電源、2は電源インダクタンス、3゜4はGT
Oサイリスタ、3L、4Lはバランスリアクトル、3S
、4Sはスナバ回路、5はフリーホイーリングダイオー
ド、6は負荷、8.9はアレスタ(金属酸化物系非線形
抵抗器)、1oは減衰(イ)
;
VjJ口
Cイ)
0 −+ み Er
葛ム 凹Fig. 1 is a main circuit connection diagram of an embodiment of the present invention, and Fig. 2 is a main circuit connection diagram of an embodiment of the present invention.
The operating waveform diagram of the embodiment of the semiconductor breaker according to the present invention shown in the figure, Figure 3 is a graph showing the relationship between the energy consumption of the arrester, the cut-off time, and the current limiting resistance, and Figure 4 is the main circuit of the conventional semiconductor breaker. 5 is an operating waveform diagram of the conventional semiconductor breaker shown in FIG. 4, and FIG. 6 is a graph of the voltage-current characteristics of the arrester. 1 is DC power supply, 2 is power inductance, 3゜4 is GT
O thyristor, 3L, 4L are balance reactors, 3S
, 4S is a snubber circuit, 5 is a freewheeling diode, 6 is a load, 8.9 is an arrester (metal oxide nonlinear resistor), 1o is an attenuation (a); M concave
Claims (1)
ターンオフサイリスタ(以下、GTOサイリスタと呼ぶ
。)を並列接続し、これらのGTOサイリスタを共通の
ゲート信号でオン、オフさせる半導体しゃ断器において
、GTOサイリスタのターンオフ時間のばらつきによっ
て生じる電流アンバランスを抑制するために各GTOサ
イリスタに直列にバランスリアクトルを接続すると共に
、該バランスリアクトルに蓄えられた電磁エネルギーに
よって発生するGTOサイリスタの過電圧を防止するた
めに各GTOサイリスタと並列に金属酸化物系非線形抵
抗器をそれぞれ接続し、更にダイオードと抵抗との直列
接続回路をしゃ断器の負荷側端子間に接続し、電流しゃ
断時に負荷電流をこの直列接続回路に還流させて負荷電
流を速やかに減衰させるようにしたことを特徴とする半
導体しゃ断器。1) In a semiconductor breaker, a plurality of gate turn-off thyristors (hereinafter referred to as GTO thyristors) each having a snubber circuit connected in parallel are connected in parallel, and these GTO thyristors are turned on and off by a common gate signal. A balance reactor is connected in series to each GTO thyristor in order to suppress the current imbalance caused by variations in the turn-off time of the GTO thyristors. A metal oxide nonlinear resistor is connected in parallel with each GTO thyristor, and a series connection circuit of a diode and a resistor is connected between the load side terminals of the circuit breaker, and the load current is returned to this series connection circuit when the current is cut off. A semiconductor breaker characterized in that the load current is rapidly attenuated by
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11659386A JPS62272721A (en) | 1986-05-21 | 1986-05-21 | Semiconductor breaker |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11659386A JPS62272721A (en) | 1986-05-21 | 1986-05-21 | Semiconductor breaker |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62272721A true JPS62272721A (en) | 1987-11-26 |
Family
ID=14690979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11659386A Pending JPS62272721A (en) | 1986-05-21 | 1986-05-21 | Semiconductor breaker |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62272721A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59202727A (en) * | 1983-04-30 | 1984-11-16 | Mitsubishi Electric Corp | Overvoltage preventing device of semiconductor switch |
-
1986
- 1986-05-21 JP JP11659386A patent/JPS62272721A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59202727A (en) * | 1983-04-30 | 1984-11-16 | Mitsubishi Electric Corp | Overvoltage preventing device of semiconductor switch |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3745561B2 (en) | Multi-level neutral point potential fixed power converter | |
CA1151728A (en) | Semiconductor switching circuit with clamping and energy recovery features | |
KR100404953B1 (en) | Converter circuit device | |
JPH07297358A (en) | Semiconductor power module and power converter | |
JPH05336732A (en) | Igbt gate circuit | |
JPH0437649B2 (en) | ||
US4591966A (en) | Rectifying network | |
JPS634712A (en) | Semiconductor breaker | |
JPH10126961A (en) | Current limiting apparatus | |
JPS62272721A (en) | Semiconductor breaker | |
JPS5833792B2 (en) | Conversion valve protection circuit | |
JPS62272720A (en) | Semiconductor breaker | |
KR0163643B1 (en) | A snubber circuit for multi-lever converter | |
JP3757030B2 (en) | Surge voltage suppressor | |
JPH063872B2 (en) | Semiconductor | |
JPS59202727A (en) | Overvoltage preventing device of semiconductor switch | |
JPH04364326A (en) | Overvoltage suppressing unit | |
JPH0557769B2 (en) | ||
JPS6029018A (en) | Semiconductor switch | |
JPS6377318A (en) | Surge absorber of inverter | |
JPS58218866A (en) | Snubber circuit for gate-turnoff thyristor for power | |
JP2966149B2 (en) | Power converter | |
JPH0365045A (en) | Power converter and snubber circuit | |
JPS62242414A (en) | Ac switch device | |
JPS6255730B2 (en) |