JPH0557769B2 - - Google Patents

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JPH0557769B2
JPH0557769B2 JP14094087A JP14094087A JPH0557769B2 JP H0557769 B2 JPH0557769 B2 JP H0557769B2 JP 14094087 A JP14094087 A JP 14094087A JP 14094087 A JP14094087 A JP 14094087A JP H0557769 B2 JPH0557769 B2 JP H0557769B2
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gto
current
snubber
voltage
gto thyristor
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Yukio Oka
Shigenori Kinoshita
Akira Takai
Kenichi Arai
Shigeo Tanaka
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Fuji Electric Co Ltd
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は2つの逆阻止GTOサイリスタを互い
に逆並列接続してなる逆並列GTOサイリスタを
備えた両方向通電形半導体遮断器に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a bidirectional conduction type semiconductor circuit breaker equipped with an anti-parallel GTO thyristor formed by connecting two reverse blocking GTO thyristors in anti-parallel to each other.

〔従来の技術〕[Conventional technology]

逆阻止形GTOサイリスタ(以後、単にGTOサ
イリスタと称する。)を用いた両方向通電形遮断
器において、ゲート順電流通電時にGTOサイリ
スタに逆電圧が印加されると大きな逆漏電流が流
れ、非常に大きな素子損失が発生し、GTOサイ
リスタを部分的に加熱し、その逆電圧の印加時間
によつては破壊する危険性がある。これを避ける
ために、互いに逆並列に接続された2つのGTO
サイリスタを共通のゲート信号で同時に点消弧
(同時にオン、オフ)させることにより、順ゲー
ト電流が加えられた状態でGTOサイリスタのア
ノード・カソード間に逆電圧が印加される時間を
GTOサイリスタのターンオン時間tgtに相当する
数μs以下に抑え、GTOサイリスタの信頼性を高
める必要がある(ただし、ゲート信号は相互に絶
縁する必要がある)。
In a bidirectional current-carrying circuit breaker using a reverse-blocking GTO thyristor (hereinafter simply referred to as a GTO thyristor), if a reverse voltage is applied to the GTO thyristor when the gate forward current is flowing, a large reverse leakage current will flow, resulting in a very large Element loss occurs, partially heating the GTO thyristor, and depending on how long the reverse voltage is applied, there is a risk of destruction. To avoid this, two GTOs connected anti-parallel to each other
By simultaneously turning the thyristors on and off (turning them on and off at the same time) using a common gate signal, the time period during which a reverse voltage is applied between the anode and cathode of the GTO thyristor with forward gate current applied can be reduced.
It is necessary to increase the reliability of the GTO thyristor by keeping it to less than a few μs, which corresponds to the turn-on time t gt of the GTO thyristor (however, the gate signals must be isolated from each other).

第7図はGTOサイリスタ2個を逆並列に接続
した両方向通電形遮断器の従来の主回路接続図で
ある。この図において、1は直流電源、2は電源
インダクタンス、3,4はGTOサイリスタ、5
はインダクタンスを含む負荷である。P0,P1
本半導体遮断器の主回路端子である。
FIG. 7 is a conventional main circuit connection diagram of a bidirectional conduction type circuit breaker in which two GTO thyristors are connected in antiparallel. In this figure, 1 is a DC power supply, 2 is a power inductance, 3 and 4 are GTO thyristors, and 5
is the load including inductance. P 0 and P 1 are the main circuit terminals of this semiconductor circuit breaker.

GTOサイリスタ3,4には各々直列にリアク
トル3L,4Lが接続されている。更に、スナバ
コンデンサ3Cとスナバ抵抗3Rを直列接続し、
このスナバ抵抗3Rにスナバダイオード3Dを並
列接続して構成されるスナバ回路3SがGTOサ
イリスタ3に接続されている。GTOサイリスタ
も同様にスナバコンデンサ4C、スナバ抵抗4
R、スナバダイオード4Dからなるスナバ回路4
Cが並列接続されている。
Reactors 3L and 4L are connected in series to the GTO thyristors 3 and 4, respectively. Furthermore, a snubber capacitor 3C and a snubber resistor 3R are connected in series,
A snubber circuit 3S configured by connecting the snubber resistor 3R and a snubber diode 3D in parallel is connected to the GTO thyristor 3. Similarly, the GTO thyristor has a snubber capacitor of 4C and a snubber resistor of 4C.
Snubber circuit 4 consisting of R, snubber diode 4D
C are connected in parallel.

3Z,4ZはZnOアレスタの如き金属酸化物系
からなる電圧依存性非線形抵抗器(以下アレスタ
と呼ぶ。)であり、これらは負荷電流遮断時に負
荷5のインダクタンス、電源インダクタンス2、
リアクトル3L,4Lに蓄えられていたエネルギ
ーによりスナバコンデンサ3C,4Cが過充電さ
れることに起因してGTOサイリスタ3,4に過
電圧が印加されることを防止すると同時に、回路
インダクタンスに蓄えられたエネルギーを吸収し
負荷電流を速やかに減衰させるのに役立つ。
3Z and 4Z are voltage-dependent nonlinear resistors (hereinafter referred to as arresters) made of a metal oxide system such as a ZnO arrester, and when the load current is interrupted, the inductance of the load 5, the power supply inductance 2,
This prevents overvoltage from being applied to the GTO thyristors 3 and 4 due to overcharging of the snubber capacitors 3C and 4C due to the energy stored in the reactors 3L and 4L, and at the same time prevents the energy stored in the circuit inductance from being applied. This helps absorb the load current and quickly attenuate the load current.

第8図に示されているように、逆並列接続
GTOサイリスタを複数個組み合わせて使用する
場合には、上記のように各GTOサイリスタに直
列接続されたリアクトルは過渡的な電流アンバラ
ンスを抑制する電流バランスリアクトルの役割を
果たす(第8図ではスナバ回路の接続が省略され
ている)。
As shown in Figure 8, anti-parallel connection
When using multiple GTO thyristors in combination, the reactor connected in series to each GTO thyristor as described above plays the role of a current balance reactor to suppress transient current imbalance (Figure 8 shows a snubber circuit). connections are omitted).

第9図a〜iは第7図の両方向通電形半導体遮
断器の投入時の各部動作波形図であり、横軸は時
間軸である。この図において、aはGTOサイリ
スタ3,4のターンオン信号、b,cはGTOサ
イリスタ3,4の電流I3,I4、d,eはスナバコ
ンデンサ3Cの電流IC3,電圧UC3,f,gはスナ
バコンデンサ4Cの電流IC4,電圧UC4、h,iは
スナバ抵抗3R,4Rの電流IR3,IR4を示す。
9a to 9i are operation waveform diagrams of each part of the bidirectional conduction type semiconductor circuit breaker of FIG. 7 at the time of closing, and the horizontal axis is the time axis. In this figure, a is the turn-on signal of the GTO thyristors 3 and 4, b and c are the currents I 3 and I 4 of the GTO thyristors 3 and 4 , d and e are the current I C3 of the snubber capacitor 3C, the voltage U C3 , f, g indicates the current I C4 and voltage U C4 of the snubber capacitor 4C, and h and i indicate the currents I R3 and I R4 of the snubber resistors 3R and 4R.

第9図を参照しながら、第7図による従来の両
方向通電形半導体遮断器の動作を説明する。
With reference to FIG. 9, the operation of the conventional bidirectional conduction type semiconductor circuit breaker shown in FIG. 7 will be explained.

時刻t0では、GTOサイリスタ3,4はオフ状
態にあり、スナバコンデンサ3C,4Cは、第7
図に示す極性にて直流電源電圧Eに充電されてい
る〔第9図e,g参照〕。
At time t 0 , GTO thyristors 3 and 4 are in the off state, and snubber capacitors 3C and 4C are in the 7th
It is charged to the DC power supply voltage E with the polarity shown in the figure [see Figure 9 e and g].

第9図aから分かるように、時刻t1で両GTO
サイリスタ3,4のゲートに同時にオン信号が与
えられる。この時点で主端子P0,P1間の電圧極
性にあつたGTOサイリスタ3がターンオンし、
ターンオン時間tgtの後にGTOサイリスタ3のア
ノード・カソード間電圧は零に減衰する。したが
つて、逆方向のGTOサイリスタ4にはこのター
ンオン時間tgtの短時間だけ順ゲート電流が流れ
た状態で逆電圧が印加される。GTOサイリスタ
3がターンオンすると、逆方向のGTOサイリス
タ4のスナバコンデンサ4Cからスナバダイオー
ド4D、リアクトル4L,3Lを通して放電電流
がGTOサイリスタ3に流れ込む〔第9図b,f
参照〕。リアクトル4L,3Lとスナバコンデン
サ4Cとにより構成されるLC共振回路により、
そのピーク電流が抑制される。
As can be seen from Figure 9a, at time t 1 both GTO
On signals are applied to the gates of thyristors 3 and 4 at the same time. At this point, the GTO thyristor 3 that matches the voltage polarity between the main terminals P 0 and P 1 turns on.
After the turn-on time t gt , the anode-cathode voltage of the GTO thyristor 3 attenuates to zero. Therefore, a reverse voltage is applied to the GTO thyristor 4 in the reverse direction while the forward gate current flows for a short period of time t gt . When the GTO thyristor 3 turns on, a discharge current flows from the snubber capacitor 4C of the GTO thyristor 4 in the opposite direction to the GTO thyristor 3 through the snubber diode 4D and the reactors 4L and 3L [Fig. 9 b, f
reference〕. An LC resonance circuit composed of reactors 4L, 3L and snubber capacitor 4C,
The peak current is suppressed.

一方、スナバコンデンサ3Cからはスナバ抵抗
3Rを通して放電されるために、その放電電流は
コンデンサ3Cの容量値と抵抗3Rの抵抗値で決
まる時定数で減衰する〔第9図d,h参照〕。
On the other hand, since the snubber capacitor 3C is discharged through the snubber resistor 3R, the discharge current attenuates with a time constant determined by the capacitance value of the capacitor 3C and the resistance value of the resistor 3R (see FIGS. 9d and 9h).

時刻t2になると、スナバコンデンサ4Cの放電
電流はピーク値IPに達する。同時にスナバコンデ
ンサ4Cの電圧は零になる〔第9図f,g参照〕。
時間が時刻t2を経過すると、スナバコンデンサ4
Cの電圧が零から正に移るため、逆方向のGTO
サイリスタ4が導通し〔第9図c参照〕、リアク
トル3L,4Lの電流は、リアクトル4L→リア
クトル3L→GTOサイリスタ3→GTOサイリス
タ4の経路を還流し始める〔第9図f,b,c参
照〕。
At time t2 , the discharge current of the snubber capacitor 4C reaches the peak value IP . At the same time, the voltage of the snubber capacitor 4C becomes zero (see FIG. 9 f, g).
When time passes time t 2 , snubber capacitor 4
Since the voltage on C goes from zero to positive, GTO in the opposite direction
Thyristor 4 becomes conductive [see Figure 9 c], and the current in reactors 3L and 4L begins to circulate through the path of reactor 4L → reactor 3L → GTO thyristor 3 → GTO thyristor 4 [see Figure 9 f, b, c] ].

時刻t3になると、スナバコンデンサ3Cからの
放電電流は零に減衰し、GTOサイリスタ3のタ
ーンオフ動作を完了する。
At time t3 , the discharge current from the snubber capacitor 3C attenuates to zero, completing the turn-off operation of the GTO thyristor 3.

この時点でもリアクトル3L,4Lの電流は継
続して還流している(GTOサイリスタのオン電
圧などの電圧降下により多少は減衰するがその時
定数は非常に長い)。
Even at this point, the currents in the reactors 3L and 4L continue to circulate (although they are attenuated somewhat due to voltage drops such as the on-voltage of the GTO thyristor, the time constant is very long).

ここで、負荷電流をiLとすると、GTOサイリ
スタ3を流れる電流は、I3=IP+iL/2となり、
負荷電流の分担分に還流電流の分だけ重畳される
(GTOサイリスタ4を流れる電流はI4=IP−iL
2)。
Here, if the load current is i L , the current flowing through the GTO thyristor 3 is I 3 = I P + i L /2,
The freewheeling current is superimposed on the load current (the current flowing through the GTO thyristor 4 is I 4 = I P −i L /
2).

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

したがつて、従来の技術には次に挙げる問題点
がある。
Therefore, the conventional technology has the following problems.

(1) この時点で遮断動作に入るとGTOサイリス
タ3は還流電流IPだけ余分に遮断しなければな
らなくため、遮断器の遮断できる負荷電流の値
が低下する(GTOサイリスタは最大可制御電
流を超す電流を遮断すると破壊する)。
(1) If the interrupting operation is started at this point, the GTO thyristor 3 has to interrupt an extra amount of the return current I P , so the value of the load current that the circuit breaker can interrupt decreases (the GTO thyristor has a maximum controllable current (It will be destroyed if the current exceeding the current is interrupted).

なお、スナバコンデンサ4Cの放電電流のピ
ーク値IPは、 IP=E√434) にて表される。但し、C4はコンデンサ4Cの静
電容量、L3,L4はリアクトル3L,4Lのイン
ダクタンス値、Eはコンデンサ4Cの充電電圧で
ある。
Note that the peak value I P of the discharge current of the snubber capacitor 4C is expressed as I P = E√4 ( 3 + 4 ). However, C 4 is the capacitance of the capacitor 4C, L 3 and L 4 are the inductance values of the reactors 3L and 4L, and E is the charging voltage of the capacitor 4C.

(2) 還流電流IPを抑えようとするとリアクトル3
L,4Lのインダクタンス値L3,L4を大きく
しなければならなく、リアクトルの寸法が大き
くなり装置が大きくなる。
(2) When trying to suppress the return current I P , reactor 3
The inductance values L 3 and L 4 of L and 4L must be increased, which increases the size of the reactor and the size of the device.

(3) リアクトル3L,4Lのインダクタンス値を
大きくしないで用いようとすると還流電流IP
自然な減衰(GTOサイリスタのオン電圧など
の電圧降下による微小な減衰)を待たねばなら
なくなり、遮断器の投入−遮断動作に時間的な
制約(投入動作後還流電流IPが適当な値に減衰
する時間を待つて遮断動作を実行する。)を受
ける。
(3) If you try to use reactors 3L and 4L without increasing their inductance values, you will have to wait for the freewheeling current I P to decay naturally (minor attenuation due to a voltage drop such as the on-voltage of the GTO thyristor), and the circuit breaker Closing and shutting operations are subject to time constraints (after the closing operation, the shutoff operation is executed after waiting for the return current I P to decay to an appropriate value).

そこで、本発明の目的は、2つのGTOサイリ
スタを逆並列接続して用い、両GTOサイリスタ
を同時にオン、オフさせるような両方向通電形半
導体遮断器において、両GTOサイリスタを同時
にオンさせた際に生じる還流電流を防止して上述
の従来の技術における問題点を解消することにあ
る。
Therefore, an object of the present invention is to use two GTO thyristors connected in antiparallel to turn on and off both GTO thyristors at the same time. The object of the present invention is to prevent the return current and thereby solve the problems in the conventional techniques described above.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的は、本発明によれば、2つの逆阻止
GTOサイリスタを逆並列接続してなる逆並列
GTOサイリスタを備えた両方向通電形半導体遮
断器において、 前記逆並列GTOサイリスタは、直接に逆並列
接続されて同時にオン、オフ制御される2つの逆
阻止GTOサイリスタからなり、 該逆並列GTOサイリスタの両端をダイオード
ブリツジの交流側端子に接続すると共に、そのダ
イオードブリツジの直流側端子間にスナバコンデ
ンサを接続することにより、前記逆並列GTOサ
イリスタのためのスナバ回路を構成し、 前記スナバコンデンサに、該コンデンサの放電
電流を流す方向の極性のダイオードおよび抵抗を
介して、前記逆並列GTOサイリスタのオン信号
にしたがつてオンされる放電用半導体スイツチを
並列接続することにより、前記スナバコンデンサ
のための放電回路を構成することによつて達成さ
れる。
The above object, according to the invention, is achieved by two reverse blocking
Anti-parallel made by connecting GTO thyristors in anti-parallel
In a bidirectional conductive semiconductor circuit breaker equipped with a GTO thyristor, the anti-parallel GTO thyristor consists of two reverse-blocking GTO thyristors that are directly connected in anti-parallel and are controlled to turn on and off at the same time, and both ends of the anti-parallel GTO thyristor is connected to the AC side terminal of the diode bridge, and a snubber capacitor is connected between the DC side terminals of the diode bridge to configure a snubber circuit for the anti-parallel GTO thyristor, and to the snubber capacitor, By connecting in parallel a discharge semiconductor switch that is turned on according to the on signal of the anti-parallel GTO thyristor through a diode and a resistor whose polarity is in the direction in which the discharge current of the capacitor flows, the snubber capacitor is This is achieved by configuring a discharge circuit.

その場合に、逆並列GTOサイリスタとスナバ
回路との並列接続回路と複数組並列接続する場合
には、複数組の並列接続回路を、それぞれに電流
バランスリアクトルを直列接続した上で互いに並
列接続し、前記放電用半導体スイツチは全ての並
列接続回路に共用させるとよい。
In that case, when multiple sets of parallel connection circuits of anti-parallel GTO thyristors and snubber circuits are connected in parallel, multiple sets of parallel connection circuits are connected in series with current balance reactors, and then connected in parallel with each other, It is preferable that the discharge semiconductor switch is shared by all parallel connected circuits.

また、逆並列GTOサイリスタのそれぞれには
過電圧吸収用の電圧依存性非線形抵抗器を並列接
続するとよい。
Further, it is preferable to connect a voltage-dependent nonlinear resistor for overvoltage absorption in parallel to each of the anti-parallel GTO thyristors.

〔作用〕[Effect]

本発明による上記解決手段によれば、遮断器投
入時に両GTOサイリスタが同時にオンされても
スナバコンデンサはダイオードブリツジのダイオ
ードによつてGTOサイリスタを介して放電する
ことを阻止される。その代りに、スナバコンデン
サは、放電用半導体スイツチの導通により、この
放電用半導体スイツチおよびダイオードおよび抵
抗を介して放電される。したがつて、従来の技術
におけるような還流電流は生じないので、還流電
流に起因する問題点が解決される。
According to the solution according to the invention, even if both GTO thyristors are turned on simultaneously when the circuit breaker is closed, the snubber capacitor is prevented from discharging through the GTO thyristor by the diode of the diode bridge. Instead, the snubber capacitor is discharged through the semiconductor discharge switch and the diode and resistor by the conduction of the semiconductor discharge switch. Therefore, since no return current occurs as in the prior art, problems caused by return current are solved.

〔実施例〕〔Example〕

第1図は本発明の実施例を示す主回路接続図で
ある。
FIG. 1 is a main circuit connection diagram showing an embodiment of the present invention.

第1図において、1は直流電源、2は電源イン
ダクタンス、31,41,32,42はGTOサ
イリスタ、5はインダクタンスを含む負荷であ
る。GTOサイリスタ31,41は直接に逆並列
接続されている。GTOサイリスタ32,42も
同様に直接に逆並列接続されている。
In FIG. 1, 1 is a DC power supply, 2 is a power supply inductance, 31, 41, 32, 42 are GTO thyristors, and 5 is a load including inductance. GTO thyristors 31 and 41 are directly connected in antiparallel. The GTO thyristors 32 and 42 are also directly connected in antiparallel.

GTOサイリスタ31,41には共通のバラン
スリアクトル211が直列接続されている。ま
た、ダイオード71,81,91,101とコン
デンサ61から構成されるブリツジ形のスナバ回
路201がGTOサイリスタ31,41に並列接
続されている。更に、回路インダクタンスのエネ
ルギー処理とGTOサイリスタ31,41の過電
圧防止のためのアレスタ111がGTOサイリス
タ31,41に並列接続されている。
A common balance reactor 211 is connected in series to the GTO thyristors 31 and 41. Further, a bridge-type snubber circuit 201 composed of diodes 71, 81, 91, 101 and a capacitor 61 is connected in parallel to the GTO thyristors 31, 41. Further, an arrester 111 is connected in parallel to the GTO thyristors 31, 41 for energy processing of circuit inductance and for preventing overvoltage of the GTO thyristors 31, 41.

同様に、GTOサイリスタ32,42にもバラ
ンスリアクトル212が直列に接続されていて、
ダイオード72,82,92,102とコンデン
サ62から構成されるスナバ回路202とアレス
タ112がGTOサイリスタ32,42に並列接
続されている。
Similarly, a balance reactor 212 is connected in series to the GTO thyristors 32 and 42,
A snubber circuit 202 composed of diodes 72, 82, 92, 102 and a capacitor 62 and an arrester 112 are connected in parallel to the GTO thyristors 32, 42.

各スナバコンデンサ61,62のプラス側端子
およびマイナス側端子はそれぞれ放電回路22に
接続されている。放電回路22はダイオード12
1,122,141,142と抵抗131,13
2,151,152とGTOサイリスタ16とか
ら構成される。GTOサイリスタ16のアノード
には、一方ではダイオード121と抵抗131と
の直列回路を介してコンデンサ61のプラス側端
子が接続され、他方ではダイオード122と抵抗
132との直列回路を介してコンデンサ62のプ
ラス側端子が接続されている。GTOサイリスタ
16のカソードは、一方では抵抗151およびダ
イオード141を介してコンデンサ61のマイナ
ス側端子に接続され、他方では抵抗151および
ダイオード141を介してコンデンサ61のマイ
ナス側端子に接続されている。GTOサイリスタ
16はダイオード17,コンデンサ18,抵抗1
9からなるRCDスナバ回路20を備えている。
したがつてコンデンサ61,62のための放電回
路のスイツチの役目を果たすGTOサイリスタ1
6はGTOサイリスタ31,41,32,42に
対して同時に作用する。
A positive terminal and a negative terminal of each snubber capacitor 61 and 62 are connected to the discharge circuit 22, respectively. The discharge circuit 22 is a diode 12
1, 122, 141, 142 and resistors 131, 13
2,151,152 and a GTO thyristor 16. The anode of the GTO thyristor 16 is connected to the positive terminal of the capacitor 61 through a series circuit of a diode 121 and a resistor 131 on the one hand, and the positive terminal of the capacitor 62 through a series circuit of a diode 122 and a resistor 132 on the other hand. side terminal is connected. The cathode of the GTO thyristor 16 is connected to the negative terminal of the capacitor 61 via the resistor 151 and the diode 141 on the one hand, and to the negative terminal of the capacitor 61 via the resistor 151 and the diode 141 on the other hand. GTO thyristor 16 has 17 diodes, 18 capacitors, and 1 resistor.
The RCD snubber circuit 20 is comprised of 9 RCD snubber circuits.
The GTO thyristor 1 therefore serves as a switch in the discharge circuit for the capacitors 61, 62.
6 acts simultaneously on the GTO thyristors 31, 41, 32, and 42.

次に第2図、第3図および第4図を参照しなが
ら、第1図の両方向通電形半導体遮断器の本発明
実施例の動作を説明する。
Next, with reference to FIGS. 2, 3, and 4, the operation of the bidirectional conduction type semiconductor breaker shown in FIG. 1 according to the embodiment of the present invention will be described.

第2図は遮断器の投入時の各部動作波形図であ
り、先ずこの図を参照しながら遮断器の投入の動
作について説明する。第2図において、aは遮断
器投入指令、bはGTOサイリスタ31の電流I31
(もしくはGTOサイリスタ32の電流I32)、cは
スナバコンデンサ61の電流I61(もしくはスナバ
コンデンサ62の電流I62)、dはスナバコンデン
サ61の電圧U61(もしくはスナバコンデンサ6
2の電圧U62)、eは電流バランスリアクトル2
11の電流I211、fは電流バランスリアクトル2
12の電流I212、gはGTOサイリスタ16の電流
I16、hはスナバコンデンサ18の電流I18、iは
スナバコンデンサ18の電圧U18の波形を示す。
FIG. 2 is a waveform chart showing the operation of each part when the circuit breaker is closed. First, the circuit breaker closing operation will be explained with reference to this diagram. In Fig. 2, a is the circuit breaker closing command, and b is the current I 31 of the GTO thyristor 31.
(or current I 32 of GTO thyristor 32), c is current I 61 of snubber capacitor 61 (or current I 62 of snubber capacitor 62 ), d is voltage U 61 of snubber capacitor 61 (or current I 62 of snubber capacitor 62),
2 voltage U 62 ), e is the current balance reactor 2
11 current I 211 , f is current balance reactor 2
12 current I 212 , g is the current of GTO thyristor 16
I 16 , h indicates the current I 18 of the snubber capacitor 18, and i indicates the waveform of the voltage U 18 of the snubber capacitor 18.

時刻t0において、GTOサイリスタ31,32,
41,42および16はオフ状態にあり、スナバ
コンデンサ61,62,18は第1図に示される
極性にて直流電源電圧Eに充電されている。
At time t 0 , GTO thyristors 31, 32,
41, 42, and 16 are in an off state, and snubber capacitors 61, 62, and 18 are charged to DC power supply voltage E with the polarities shown in FIG.

かゝる状態において、第2図aに示すように、
時刻t1で遮断器投入指令が与えられる。この投入
指令により、順方向の極性にあるGTOサイリス
タ31,32のみならず、逆方向のGTOサイリ
スタ41,42にもオン信号が与えられる(これ
は、負荷電流の断続によりGTOサイリスタ31,
32に逆電圧が印加されるのを防止するためであ
る)。更に同時に放電回路22内のGTOサイリス
タ16のゲートにもオン信号が与えられる。した
がつて、第2図aは全てのGTOサイリスタのオ
ン信号を示していることになる。
In such a state, as shown in Figure 2a,
A circuit breaker closing command is given at time t1 . With this closing command, an ON signal is given not only to the GTO thyristors 31 and 32 in the forward polarity but also to the GTO thyristors 41 and 42 in the reverse direction (this is because the GTO thyristors 31 and 42 are turned on due to the intermittent load current).
This is to prevent a reverse voltage from being applied to 32). Furthermore, at the same time, an on signal is also applied to the gate of the GTO thyristor 16 in the discharge circuit 22. Therefore, FIG. 2a shows the ON signals of all GTO thyristors.

時点t1では主端子P0,P1間の電圧に対して順方
向の極性にあるGTOサイリスタ31,32がタ
ーンオンし、ターンオン時間tgtの後にそれらの
アノード・カソード間電圧は零に減衰する。した
がつて、逆方向のGTOサイリスタ41,42が
ゲートオン電流の供給を受けながら逆電圧を印加
される期間は僅かにこのこのターンオン時間tgt
の間でである。GTOサイリスタ31,32のタ
ーンオンによつて、電源1から、リアクトル21
1およびGTOサイリスタ31を介する経路とリ
アクトル212およびGTOサイリスタ32を介
する経路とに分流して負荷5に電流が流れ始め、
この負荷電流iLはほゞ直線状に立ち上がつて行く
(第2図b,e参照)。また、時刻t1での放電回路
22のGTOサイリスタ16のターンオンによつ
て、コンデンサ61→ダイオード121→抵抗1
31→GTOサイリスタ16→抵抗151→ダイ
オード141→コンデンサ61なる経路にて、抵
抗131,151とコンデンサ61により決まる
時定数にてスナバコンデンサ61が放電される
〔第2図c,d参照〕。同様に、コンデンサ62→
ダイオード122→抵抗132→GTOサイリス
タ16→抵抗152→ダイオード142→コンデ
ンサ62なる経路にて抵抗131,151とコン
デンサ61により決まる時定数にてスナバコンデ
ンサ62が放電される〔第2図c,d参照〕。ま
た、同時にコンデンサ18→抵抗19→GTOサ
イリスタ16→コンデンサ18なる経路にて抵抗
19とコンデンサ18により決まる時定数にてス
ナバコンデンサ18も放電される〔第2図g〜i
参照〕。この場合に、スナバコンデンサコンデン
サ61および62の電荷は、それぞれダイオード
71,81,91,101および72,82,9
2,102に阻止されてGTOサイリスタ31,
41には放電されない。
At time t 1 , the GTO thyristors 31 and 32 with forward polarity with respect to the voltage between the main terminals P 0 and P 1 are turned on, and after turn-on time t gt their anode-cathode voltage decays to zero. . Therefore, the period during which the reverse voltage is applied to the GTO thyristors 41 and 42 in the reverse direction while receiving the gate-on current is only this turn-on time t gt
It is between. By turning on the GTO thyristors 31 and 32, the power supply 1 is connected to the reactor 21.
1 and the GTO thyristor 31 and a path via the reactor 212 and the GTO thyristor 32, and the current begins to flow to the load 5.
This load current i L rises almost linearly (see Figures 2b and 2e). Furthermore, due to the turn-on of the GTO thyristor 16 of the discharge circuit 22 at time t1 , the capacitor 61 → diode 121 → resistor 1
The snubber capacitor 61 is discharged along the path 31→GTO thyristor 16→resistance 151→diode 141→capacitor 61 with a time constant determined by the resistors 131, 151 and the capacitor 61 [see FIGS. 2c and d]. Similarly, capacitor 62→
The snubber capacitor 62 is discharged along the path of diode 122 → resistor 132 → GTO thyristor 16 → resistor 152 → diode 142 → capacitor 62 with a time constant determined by resistors 131, 151 and capacitor 61 [see Figure 2 c, d] ]. At the same time, the snubber capacitor 18 is also discharged along the path of capacitor 18 → resistor 19 → GTO thyristor 16 → capacitor 18 with a time constant determined by resistor 19 and capacitor 18 [Fig. 2 g to i
reference〕. In this case, the charges on snubber capacitors 61 and 62 are transferred to diodes 71, 81, 91, 101 and 72, 82, 9, respectively.
GTO thyristor 31 blocked by 2,102,
41 is not discharged.

時刻t2になるとスナバコンデンサ61,62と
18の放電電流は零になり、それらの電圧は零と
なり、遮断器の投入動作は完了する。
At time t2 , the discharge currents of the snubber capacitors 61, 62 and 18 become zero, their voltages become zero, and the closing operation of the circuit breaker is completed.

したがつて、本発明によれば従来装置のように
還流電流が流れないので、かゝる循環電流に起因
した遮断器の遮断能力低下は生じない。
Therefore, according to the present invention, unlike in the conventional device, no circulating current flows, so that the breaking ability of the circuit breaker does not deteriorate due to such circulating current.

本発明ではGTOサイリスタ16へのオンゲー
ト信号は連続して加えるようにしているがスナバ
コンデンサ61,62が充分に放電する時間のみ
GTOサイリスタ16にオンゲート信号を与える
方法でもよい。
In the present invention, the on-gate signal is applied continuously to the GTO thyristor 16, but only during the time when the snubber capacitors 61 and 62 are sufficiently discharged.
A method of providing an on-gate signal to the GTO thyristor 16 may also be used.

次に第3図を参照しながら遮断時の動作につい
て説明する。第3図において、aは遮断器の遮断
指令、bはGTOサイリスタ31の電流I31、c,
dはスナバコンデンサ61の電流I61、電圧U61
eはGTOサイリスタ32の電流I32、f,gはス
ナバコンデンサ62の電流I62、電圧U62、hはア
レスタ111の電流I111、iは電アレスタ112
の電流I112、jはコンデンサ18の電流I18、kは
コンデンサ18の電圧U18の波形を示している。
Next, referring to FIG. 3, the operation at the time of interruption will be explained. In Fig. 3, a is the interrupting command of the circuit breaker, b is the current I 31 of the GTO thyristor 31, c,
d is the current I 61 of the snubber capacitor 61, the voltage U 61 ,
e is the current I 32 of the GTO thyristor 32, f and g are the current I 62 and voltage U 62 of the snubber capacitor 62, h is the current I 111 of the arrester 111, and i is the electric arrester 112.
The current I 112 , j is the current I 18 of the capacitor 18, and k is the waveform of the voltage U 18 of the capacitor 18.

GTOサイリスタ31,32,16のゲートタ
ーンオフ時間をそれぞれtG31,tG32とし、素子の
ターンオフ時間のばらつきのためにtG31<tG32
あるものとする。
It is assumed that the gate turn-off times of the GTO thyristors 31, 32, and 16 are t G31 and t G32 , respectively, and that t G31 <t G32 due to variations in the turn-off times of the elements.

時刻t0ではGTOサイリスタ31,32は導通
状態にあり、スナバコンデンサ61,62,18
の電圧は零である。
At time t 0 , the GTO thyristors 31 and 32 are in a conductive state, and the snubber capacitors 61, 62, 18
The voltage at is zero.

第3図aに示すように時刻t1で発せられた遮断
指令により、GTOサイリスタ31,32,16
のゲートに同時にターンオフ信号が与えられる。
これと同時に逆方向のGTOサイリスタ41,4
2のゲートにもターンオフ信号が与えられる。こ
の直前ではGTOサイリスタ31,32は導通状
態にあり、各GTOサイリスタ31,32に流れ
ている電流は等しく、 I31=I32=IL/2 であると仮定する。但し、ILは負荷5の電流を表
す。
As shown in FIG. 3a , the GTO thyristors 31, 32, 16 are
A turn-off signal is simultaneously applied to the gates of the two.
At the same time, GTO thyristor 41,4 in the opposite direction
A turn-off signal is also given to the gate of No.2. Immediately before this, it is assumed that the GTO thyristors 31 and 32 are in a conductive state, the currents flowing through each GTO thyristor 31 and 32 are equal, and I 31 =I 32 =I L /2. However, I L represents the current of the load 5.

時刻t1からGTOサイリスタ31のターンオフ
時間tG31が経過して時刻t2になると、GTOサイリ
スタ31がターンオフする。第3図bおよびcか
ら分かるように、それまでGTOサイリスタ31
を介して流れていた電流は、ダイオード71→ス
ナバコンデンサ61→ダイオード81なる経路に
てスナバコンデンサ61に流れ込み、スナバコン
デンサ61の電圧U61は第3図dに示すように上
昇し始める。スナバコンデンサ61に流れ込む電
流は、電流バランスリアクトル211,212の
インダクタンスLとスナバコンデンサ61の静電
容量Cで決まる共振電流波形状に減衰していく。
その分だけGTOサイリスタ32を流れる電流は
増加するが電流バランスリアクトル211,21
2により抑制される〔第3図c,f参照〕。
When the turn-off time t G31 of the GTO thyristor 31 has elapsed from time t 1 to time t 2 , the GTO thyristor 31 is turned off. As can be seen from Figure 3 b and c, until then the GTO thyristor 31
The current flowing through the snubber capacitor 61 flows into the snubber capacitor 61 through the path of the diode 71→snubber capacitor 61→diode 81, and the voltage U 61 of the snubber capacitor 61 begins to rise as shown in FIG. 3d. The current flowing into the snubber capacitor 61 is attenuated into a resonant current waveform determined by the inductance L of the current balance reactors 211 and 212 and the capacitance C of the snubber capacitor 61.
The current flowing through the GTO thyristor 32 increases by that amount, but the current balance reactor 211, 21
2 [see Fig. 3 c, f].

時刻t1からGTOサイリスタ62のターンオフ
時間tG32が経過した時刻t3になると、GTOサイリ
スタ32がターンオフする。GTOサイリスタ3
2がターンオフすると、第3図e,fから分かる
ように、GTOサイリスタ32を流れていた電流
はスナバコンデンサ62に流れ込み、スナバコン
デンサ62の電圧U62は第3図gに示すように上
昇してゆく。
At time t3, when the turn-off time tG32 of the GTO thyristor 62 has elapsed from time t1 , the GTO thyristor 32 is turned off. GTO thyristor 3
2 turns off, the current flowing through the GTO thyristor 32 flows into the snubber capacitor 62, as shown in Fig. 3e and f, and the voltage U 62 of the snubber capacitor 62 rises as shown in Fig. 3g. go.

時刻t4になるとスナバコンデンサ61の電圧が
アレスタ111の制限電圧Erを超える。この結
果、第3図cから分かるように、スナバコンデン
サ61を流れていた電流がアレスタ111に転流
し、GTOサイリスタ31の最大電圧は第3図d
に示すようにアレスタの制限電圧Erに抑えられ
る。
At time t4 , the voltage of the snubber capacitor 61 exceeds the limit voltage Er of the arrester 111. As a result, as can be seen from Fig. 3c, the current flowing through the snubber capacitor 61 is commutated to the arrester 111, and the maximum voltage of the GTO thyristor 31 is increased as shown in Fig. 3d.
As shown in , the voltage is suppressed to the arrester limit voltage Er.

時刻t5になると同様にGTOサイリスタ32の
スナバコンデンサ62の電圧もアレスタ112の
制限電圧Erを超える。この結果、第3図fから
分かるように、スナバコンデンサ62を流れてい
た電流がアレスタ112に転流するため、GTO
サイリスタ32の最大電圧は第3図gに示すよう
にアレスタによる制限電圧Erに抑えられる。
At time t5 , the voltage of the snubber capacitor 62 of the GTO thyristor 32 also exceeds the limit voltage Er of the arrester 112. As a result, as can be seen from FIG. 3f, the current flowing through the snubber capacitor 62 is commutated to the arrester 112, so
The maximum voltage of the thyristor 32 is suppressed to the limit voltage Er by the arrester, as shown in FIG. 3g.

一方、時刻t2でのGTOサイリスタ31のター
ンオフ後に、スナバコンデンサ61の電圧上昇に
ともなつてダイオード121,17,141が導
通し、それにより負荷電流の一部が、ダイオード
121→抵抗131→ダイオード17→スナバコ
ンデンサ18→抵抗151→ダイオード141の
経路にて、スナバコンデンサ18に流れ込む。更
に、時刻t3でのGTOサイリスタ32のターンオ
フ後に、スナバコンデンサ62の電圧上昇にとも
なつてダイオード122,142も導通し、ダイ
オード122→抵抗132→ダイオード17→ス
ナバコンデンサ18→抵抗152→ダイオード1
42の経路にても、スナバコンデンサ18に負荷
電流の一部が流れ込む。このようにして、スナバ
コンデンサ18は、それの電圧U18がアレスタの
制限電圧Erに達するまで充電される〔第3図j,
k参照〕。
On the other hand, after the GTO thyristor 31 is turned off at time t2 , the diodes 121, 17, and 141 become conductive as the voltage of the snubber capacitor 61 increases, so that a part of the load current is transferred from the diode 121 to the resistor 131 to the diode. 17→snubber capacitor 18→resistance 151→diode 141, and flows into the snubber capacitor 18. Further, after the GTO thyristor 32 is turned off at time t 3 , the voltage of the snubber capacitor 62 increases and the diodes 122 and 142 also become conductive.
A portion of the load current also flows into the snubber capacitor 18 through the path 42. In this way, the snubber capacitor 18 is charged until its voltage U 18 reaches the arrester limit voltage Er [Fig. 3j,
See k].

この後、負荷のインダクタンスに蓄えられた電
磁エネルギはアレスタ111,112により消費
され負荷電流は零に減衰し、遮断動作が完了す
る。逆方向の負荷電流遮断も同様にしてGTOサ
イリスタ41,42により遮断できる。
Thereafter, the electromagnetic energy stored in the inductance of the load is consumed by the arresters 111 and 112, the load current is attenuated to zero, and the interrupting operation is completed. Load current interruption in the reverse direction can also be interrupted by the GTO thyristors 41 and 42 in the same manner.

放電回路22のダイオード121,122,1
41,142はスナバコンデンサ61と62の間
の干渉を避けるために実装される。また、放電抵
抗131,151をスナバコンデンサ61のプラ
ス、マイナス側に分け抵抗により制動をかけその
効果をあげている。
Diodes 121, 122, 1 of discharge circuit 22
41 and 142 are mounted to avoid interference between snubber capacitors 61 and 62. Further, the discharge resistors 131 and 151 are divided into the plus and minus sides of the snubber capacitor 61, and braking is applied by the resistors to achieve this effect.

第4図、第5図,第6図に第1図による本発明
の実施例における放電回路22の互いの異なる変
形例を示す。第4図は第1図のダイオード14
1,142,抵抗151,152を省略した回
路、第5図は第1図のダイオード141,142
を省略した回路、第6図は第1図の抵抗151,
152を省略した回路である。
4, 5, and 6 show different modifications of the discharge circuit 22 in the embodiment of the present invention according to FIG. 1. Figure 4 shows the diode 14 in Figure 1.
1, 142, a circuit in which resistors 151, 152 are omitted, FIG. 5 shows the diodes 141, 142 in FIG. 1.
The circuit shown in FIG. 6 is the one in which the resistor 151 in FIG. 1 is omitted.
This is a circuit in which 152 is omitted.

〔効果〕〔effect〕

逆阻止形GTOサイリスタを用いる場合は、ゲ
ート順電流通電時にGTOサイリスタに逆電圧が
印加されると大きな逆漏電流が流れて非常に大き
な発生損失が発生し、GTOサイリスタを部分的
に加熱し破壊する危険性があるので、このような
状態にさらされるようなことは避けなければいけ
ない。そのため、逆阻止形GTOサイリスタを逆
並列に接続して用いた両方向通電形半導体遮断器
においては、順、逆GTOサイリスタを共通のゲ
ート信号で同時に点消弧することにより防止して
いる。
When using a reverse blocking type GTO thyristor, if a reverse voltage is applied to the GTO thyristor when the gate forward current is applied, a large reverse leakage current will flow and a very large loss will occur, partially heating the GTO thyristor and destroying it. Exposure to such conditions should be avoided as there is a risk of this happening. Therefore, in a bidirectional conduction type semiconductor circuit breaker using reverse blocking GTO thyristors connected in antiparallel, this is prevented by simultaneously turning on and off the forward and reverse GTO thyristors using a common gate signal.

しかし従来の回路装置では順、逆GTOサイリ
スタを同時点弧すると反対方向のスナバコンデン
サの放電電流が順、逆GTOサイリスタの間を還
流するため遮断器の遮断可能な負荷電流値が低下
し、また速やかな投入−遮断動作が出来ないとい
う問題があつた。
However, in conventional circuit devices, when the forward and reverse GTO thyristors are fired at the same time, the discharge current of the snubber capacitor in the opposite direction circulates between the forward and reverse GTO thyristors, reducing the load current value that can be interrupted by the circuit breaker. There was a problem in that it was not possible to quickly turn on and off.

本発明によれば、逆阻止GTOサイリスタを逆
並列に2個組合わせて使用し両GTOサイリスタ
を同時点消弧しても、従来装置のように還流電流
が生じないため、遮断器の遮断可能な負荷電流値
が低下することはなく速やかな投入−遮断動作を
行うことができる。
According to the present invention, even if two reverse blocking GTO thyristors are used in antiparallel combination and both GTO thyristors are extinguished at the same time, no return current is generated unlike in conventional devices, so the circuit breaker can be tripped. Therefore, the load current value does not drop, and quick turn-on and cut-off operations can be performed.

また、スナバコンデンサ、アレスタ、バランス
リアクトルを順逆のGTOサイリスタについて共
用でき、装置の小形化が可能となる。
In addition, the snubber capacitor, arrester, and balance reactor can be shared between forward and reverse GTO thyristors, making it possible to downsize the device.

また、複数に並列接続された順、逆GTOサイ
リスタの間で放電回路を共用できるため、装置の
小形化が可能となる。これは並列数が増すほど効
果がでる。更に順、逆GTOサイリスタ、放電回
路用GTOサイリスタのゲートを同時点消弧でき
るため共通の信号にオン、オフでき複雑な制御を
必要とせず信頼性が向上する。
Furthermore, since a discharge circuit can be shared among a plurality of sequential and reverse GTO thyristors connected in parallel, it is possible to downsize the device. This becomes more effective as the number of parallel operations increases. Furthermore, since the gates of the forward and reverse GTO thyristors and the discharge circuit GTO thyristor can be extinguished at the same time, they can be turned on and off based on a common signal, improving reliability without requiring complicated control.

また、順、逆GTOサイリスタを共通の冷却体
に実装できるため装置のより小形化が可能となる
という長所がある。
Another advantage is that the forward and reverse GTO thyristors can be mounted on a common cooling body, making it possible to further downsize the device.

遮断器全体としては順方向と逆方向のGTOサ
イリスタの個数が同じである必要はない。
It is not necessary that the number of forward and reverse GTO thyristors be the same in the circuit breaker as a whole.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明による両方向通電形半導体遮断
器の実施例を示す回路図、第2図および第3図は
第1図の実施例を説明するための各部動作波形
図、第4図ないし第6図は第1図の実施例におけ
る放電回路の部分についての互いに異なる変形例
を示す回路図、第7図は従来の両方向通電形半導
体遮断器の実施例を示す回路図、第8図は逆並列
GTOサイリスタを複数組並列接続してなる従来
の両方向通電形半導体遮断器の実施例を示す回路
図、第9図は第7図による従来の両方向通電形半
導体遮断器の実施例を説明するための各部動作波
形図である。 1……電源、5……負荷、16……放電用半導
体スイツチ、31,41……逆並列GTOサイリ
スタ、32,42……逆並列GTOサイリスタ、
71,81,91,101……ダイオードブリツ
ジ、72,82,92,102……ダイオードブ
リツジ、61,62……スナバコンデンサ。
FIG. 1 is a circuit diagram showing an embodiment of a bidirectional conduction type semiconductor circuit breaker according to the present invention, FIGS. 2 and 3 are operation waveform diagrams of each part to explain the embodiment of FIG. 1, and FIGS. Fig. 6 is a circuit diagram showing different modifications of the discharge circuit portion of the embodiment shown in Fig. 1, Fig. 7 is a circuit diagram showing an embodiment of a conventional bidirectional conduction type semiconductor circuit breaker, and Fig. 8 is a reverse circuit diagram. parallel
A circuit diagram showing an embodiment of a conventional bidirectional current-carrying type semiconductor circuit breaker formed by connecting multiple sets of GTO thyristors in parallel; FIG. It is a waveform diagram of each part operation. 1... Power source, 5... Load, 16... Semiconductor switch for discharge, 31, 41... Anti-parallel GTO thyristor, 32, 42... Anti-parallel GTO thyristor,
71, 81, 91, 101... diode bridge, 72, 82, 92, 102... diode bridge, 61, 62... snubber capacitor.

【特許請求の範囲】[Claims]

1(a) 各々が少なくとも第1,第2及び第3の入
力と、同一の論理出力を与えるようにそれぞれ
が独立に電源に接続されている第1及び第2の
出力をもつ第1,第2,第3,第4,第5,第
6,第7及び第8の論理ゲート回路と、 (b) 上記第1の論理ゲート回路の第1の出力と、
上記第3の論理ゲート回路の第1の入力の間の
第1の直接接続手段と、 (c) 上記第1の論理ゲート回路の第2の出力と、
上記第4の論理ゲート回路の第1の入力の間の
第2の直接接続手段と、 (d) 上記第2の論理ゲート回路の第1の出力と、
上記第3の論理ゲート回路の第2の入力の間の
第3の直接接続手段と、 (e) 上記第2の論理ゲート回路の第2の出力と、
上記第4の論理ゲート回路の第2の入力の間の
第4の直接接続手段と、 (f) 上記第3の論理ゲート回路の第1の出力と、
1(a) first, second and third inputs each having at least a first, second and third input and first and second outputs each independently connected to a power source so as to provide the same logical output; (b) a first output of the first logic gate circuit;
a first direct connection means between a first input of said third logic gate circuit; (c) a second output of said first logic gate circuit;
a second direct connection means between a first input of said fourth logic gate circuit; (d) a first output of said second logic gate circuit;
third direct connection means between a second input of said third logic gate circuit; (e) a second output of said second logic gate circuit;
a fourth direct connection means between a second input of said fourth logic gate circuit; (f) a first output of said third logic gate circuit;

Claims (1)

2 前記逆並列GTOサイリスタと前記スナバ回
路との並列回路の複数組がそれぞれ電流バランス
リアクトルを直列接続された上で互いに並列接続
されていて、前記放電用半導体スイツチは個々の
並列続回路にを共用されていることを特徴とする
特許請求の範囲第1項記載の両方向通電形半導体
遮断器。 3 前記逆並列GTOサイリスタはそれぞれに並
列接続された過電圧吸収用の電圧依 存性非線形
抵抗器を備えていることを特徴とする特許請求の
範囲第1項または第2項記載の両方向通電形半導
体遮断器。
2. A plurality of sets of parallel circuits of the anti-parallel GTO thyristor and the snubber circuit are connected in parallel with each other with current balance reactors connected in series, and the discharge semiconductor switch is shared by each of the parallel circuits. A bidirectional conduction type semiconductor circuit breaker according to claim 1, characterized in that: 3. The bidirectional conduction type semiconductor according to claim 1 or 2, wherein each of the anti-parallel GTO thyristors is provided with a voltage-dependent nonlinear resistor for overvoltage absorption that is connected in parallel with each other. circuit breaker.
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KR100903619B1 (en) * 2007-11-16 2009-06-18 삼성에스디아이 주식회사 Plasma display, and driving device and method thereof

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