JPS62272605A - Mos amplifier circuit - Google Patents
Mos amplifier circuitInfo
- Publication number
- JPS62272605A JPS62272605A JP61114582A JP11458286A JPS62272605A JP S62272605 A JPS62272605 A JP S62272605A JP 61114582 A JP61114582 A JP 61114582A JP 11458286 A JP11458286 A JP 11458286A JP S62272605 A JPS62272605 A JP S62272605A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- load
- current
- mosfets
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003321 amplification Effects 0.000 claims description 25
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 101150090280 MOS1 gene Proteins 0.000 description 1
- 101100401568 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIC10 gene Proteins 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、ＭＯＳＦＥＴ（！Ｐｆ！ｌ縁ゲート形電界
効果トランジスタ）により構成される増幅回路（以下、
ＭＯＳ増幅回路という）に関し、例えば差動型ＣＭＯＳ
（相補型ＭＯＳ）アンプに利用して有効な技術に関する
ものである。[Detailed Description of the Invention] 3. Detailed Description of the Invention [Field of Industrial Application] This invention provides an amplifier circuit (hereinafter referred to as
Regarding MOS amplifier circuits), for example, differential CMOS
(Complementary MOS) This relates to a technology that is effective for use in amplifiers.
例えば、ＮチャンネルＭＯＳＦＥＴにより構成される差
動増幅ＭＯＳＦＥＴのドレインに、電流ミラー形態にさ
れたＰチャンネル型の負荷ＭＯＳＦＥＴを用いた差動型
ＣＭＯＳアンプが公知である（例えば、特開昭５４−１
７３３２４号公報参照）。For example, a differential CMOS amplifier is known in which a P-channel load MOSFET in a current mirror configuration is used as the drain of a differential amplification MOSFET constituted by an N-channel MOSFET (for example, Japanese Patent Laid-Open No. 54-1
(See Publication No. 73324).
上記差動型ＣＭＯＳアンプにおいては、負荷として電流
ミラー形態のＭＯＳＦＥＴを用いているためアンバラン
スとなって、シングルエンドアンプ特有に、ＣＭＲＲ（
同相分除去比）が悪いという問題がある。また、差動増
幅ＭＯＳ Ｆ ＥＴの共通ソースに設けられるバイアス
電流源の電流値を可変とすることによって、その利得を
可変にすることが可能である。しかしながら、その電流
■の１１″に比例して変化するため、直線性が悪いとい
問題がある。In the differential CMOS amplifier mentioned above, since a current mirror type MOSFET is used as the load, it becomes unbalanced and has a CMRR (
There is a problem that the common mode rejection ratio is poor. Further, by making the current value of the bias current source provided at the common source of the differential amplification MOS FET variable, it is possible to make the gain variable. However, since it changes in proportion to 11'' of the current (2), there is a problem of poor linearity.
この発明の目的は、増幅特性の向上を図った新規なＭＩ
Ｓ増幅回路を提供することにある。The purpose of this invention is to develop a new MI with improved amplification characteristics.
An object of the present invention is to provide an S amplifier circuit.
この発明の他の目的は、直線的な利得制御を可能にした
ＭＯＳ増幅回路を提供することにある。Another object of the invention is to provide a MOS amplifier circuit that enables linear gain control.
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、第１導電型の増幅ＭＯＳＦＥＴのドレインに
設けられた第２導電型の負荷ＭＯＳＦＥＴのコンダクタ
ンスを、そのゲートとソースとの間に設けられ、所定の
電流が流れるよう制御されたダイオード形態の第２導電
型のＭＯＳＦＥＴにより制御するものである。That is, the conductance of the load MOSFET of the second conductivity type provided at the drain of the amplification MOSFET of the first conductivity type is controlled by a diode type MOSFET provided between the gate and source thereof and controlled so that a predetermined current flows. It is controlled by a two-conductivity type MOSFET.
上記した手段によれば、上記ダイオード形態のＭＯＳＦ
ＥＴに流れる電流に応じて負荷ＭＯＳＦＥＴのコンダク
タンスを変化させることができるから可変利得増幅動作
を行わせるとこができる。According to the above-mentioned means, the MOSFET of the above-mentioned diode form
Since the conductance of the load MOSFET can be changed according to the current flowing through the ET, a variable gain amplification operation can be performed.
また、増幅ＭＯＳＦＥＴを差動形態にした場合には、こ
れに応じて設けられる負荷ＭＯＳＦＥＴが対称的となっ
てＣＭＲＲの向上を図ることが可能となる。Further, when the amplification MOSFET is made into a differential type, the load MOSFET provided accordingly becomes symmetrical, making it possible to improve the CMRR.
〔実施例１〕
第１図には、この発明を差動型ＣＭＯＳアンプに適用し
た場合の一実施例の回路図が示されている。同図の各回
路素子は、公知の０ＭＯＳ（相補型ＭＯＳ）集積回路の
製造技術によって、１個の単結晶シリコンのような半導
体基板上において形成される。以下の説明において、特
に説明しない場合、ＭＯＳＦＥＴはＮチャンネルＭＯＳ
ＦＥＴである。なお、同図において、チャンネル部分に
矢印が付加されたＭＯＳＦＥＴはＰチャンネル型である
。[Embodiment 1] FIG. 1 shows a circuit diagram of an embodiment in which the present invention is applied to a differential CMOS amplifier. Each circuit element in the figure is formed on a single semiconductor substrate such as single crystal silicon by a well-known OMOS (complementary MOS) integrated circuit manufacturing technique. In the following explanation, unless otherwise specified, MOSFET is an N-channel MOS.
It is an FET. In addition, in the figure, MOSFETs whose channel portions are marked with arrows are P-channel type.
特に制限されないが、集積゛回路は、単結晶Ｐ型シリコ
ンからなる半導体基板に形成される。ＮチャンネルＭＯ
ＳＦＥＴは、かかる半導体基板表面に形成されたソース
領域、ドレイン領域及びソース領域とドレイン領域との
間の半導体基板表面に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体
基板表面に形成された゛Ｎ型ウェル領域に形成される。Although not particularly limited, the integrated circuit is formed on a semiconductor substrate made of single-crystal P-type silicon. N channel MO
SFET has a source region, a drain region formed on the surface of the semiconductor substrate, and a gate made of polysilicon formed on the surface of the semiconductor substrate between the source region and the drain region with a thin gate insulating film interposed therebetween. Consists of electrodes. The P-channel MOSFET is formed in an N-type well region formed on the surface of the semiconductor substrate.
これによって、半導体基板は′、その上に形成された複
数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構
成する。Ｎ型ウェル領域は、その上に形成されたＰチャ
ンネルＭＯＳＦＥＴの基体ゲートを構成する。Ｐチャン
ネルＭＯＳＦＥＴのａ［ゲートすなわちＮ型ウェル領域
は、第１図の電源端子Ｖｃｃに結合される。Thereby, the semiconductor substrate constitutes a common substrate gate for a plurality of N-channel MOSFETs formed thereon. The N-type well region constitutes the base gate of the P-channel MOSFET formed thereon. The a gate of the P-channel MOSFET, ie, the N-type well region, is coupled to the power supply terminal Vcc in FIG.
Ｎチャンネル型の差動ＭＱＳＦＥＴＱＩとＱ２の共通化
されたソースには、定電流源！０が設けられる。上記各
差動ＭＯＳＦＥＴＱＩとＱ２のドレインと電源電圧Ｖｃ
ｃとの間には、Ｐチャンネル型の負荷ＭＯＳ Ｆ ＥＴ
Ｑ ３とＱ４がそれぞれ設けられる。この実施例では、
上記ＣＭＲＲの改善を図るため、言い換えるならば、負
荷−路を対称的とするために、上記負荷ＭＯＳＦＥＴＱ
３．Ｑ４の共通化されたゲートとソース（電□源電圧Ｖ
ｃｃ）との間には、ダイオード形態にされたＰチャンネ
ルＭＯＳＦＥＴＱ５が設けられる。言い換えるならば１
．ダイオード形態のＭＯＳＦＥＴＱ５と、上記負荷ＭＯ
ＳＦＥＴＱ３．Ｑ４は、電流ミラー形態に接続される。A constant current source is connected to the common source of N-channel differential MQSFETQI and Q2! 0 is set. The drains of each of the above differential MOSFETs QI and Q2 and the power supply voltage Vc
A P-channel type load MOS FET is connected between
Q3 and Q4 are provided respectively. In this example,
In order to improve the CMRR, in other words, to make the load path symmetrical, the load MOSFETQ
3. Common gate and source of Q4 (power supply voltage V
cc), a diode-shaped P-channel MOSFET Q5 is provided. In other words, 1
．． MOSFET Q5 in diode form and the above load MO
SFETQ3. Q4 is connected in a current mirror configuration.
また、この実施例では、特に制限されないが、利得を可
変にするために、上記ＭＯＳ Ｆ Ｅ Ｔ Ｑ ５の共
通化されたゲートとドレインには、可変電流源■に接続
される。言い換えるならば、上記ダイオード形態のＭＯ
ＳＦＥＴＱ５に流れる電流は、上記可変電流源Ｉの電流
によって制御される。Further, in this embodiment, although not particularly limited, in order to make the gain variable, the common gate and drain of the MOS FET Q 5 are connected to a variable current source (2). In other words, the MO of the above diode form
The current flowing through SFETQ5 is controlled by the current of the variable current source I.
この実施例では、ＭＯＳＦＥＴＱ５を入力端ＭＯＳＦＥ
Ｔとし、負荷ＭＯＳＦＥＴＱ３．Ｑ４が出力側ＭＯＳＦ
ＥＴとする電流ミラー形態にされているため、差動ＭＯ
ＳＦＦ、ＴＱ１とＱ２に対してその負荷ＭＯＳＦＥＴＱ
３とＱ４が対称的になって上記ＣＭＲＲの改善を図るこ
とができる。In this example, MOSFET Q5 is connected to the input terminal MOSFET
T, and the load MOSFET Q3. Q4 is output side MOSF
Since the current mirror configuration is used as ET, differential MO
Its load MOSFETQ for SFF, TQ1 and Q2
3 and Q4 are symmetrical, and the above-mentioned CMRR can be improved.
また、上記ＭＯＳＦＥＴＱ５に流れる電流Ｉに比例して
、ＭＯＳＦＥＴＱ３．Ｑ４に流れる電流が設定される。Further, in proportion to the current I flowing through the MOSFETQ5, the MOSFETQ3. The current flowing through Q4 is set.
ＭＯＳＦＥＴＱ３．Ｑ４のコンダクタンスは、そのドレ
イン電流に対して比例的に変化するものであるため、上
記可変電流源Ｉの電流に対して、差動増幅回路の利得を
はり直線的に変化させることができる。これによって、
この実施例の差動増幅回路は、ＡＧＣ（自動利得制御Ｉ
）アンプとして有効なものとなる。MOSFETQ3. Since the conductance of Q4 changes proportionally to its drain current, the gain of the differential amplifier circuit can be changed linearly with respect to the current of the variable current source I. by this,
The differential amplifier circuit of this embodiment uses AGC (automatic gain control I).
) It becomes effective as an amplifier.
〔実施例２〕
第２図は、この発明の他の一実施例の回路図が示されて
いる。[Embodiment 2] FIG. 2 shows a circuit diagram of another embodiment of the present invention.
この実施例では、利得の増大を図るために、上記可変電
流源ｌの電流は、入力信号を受けるＭＯ、Ｓ Ｆ Ｅ
Ｔ Ｑ ７ 、 Ｑ ８によって、差動的に分配される
。すなわち、上記ＭＯＳＦＥＴＱ７のゲートは、差動増
幅ＭＯＳＦＥＴＱＩのゲートが結合されに入力端子ＩＮ
（＋）に共通に接続される。また、上記ＭＯＳＦＦ、Ｔ
Ｑ８のゲートは、差動増幅ＭＯＳＦＥＴＱ２のゲートが
結合される入力端子（−）に共通に接続される。In this embodiment, in order to increase the gain, the current of the variable current source l is connected to MO, SFE, which receives an input signal.
Differentially distributed by T Q 7 and Q 8 . That is, the gate of the MOSFET Q7 is connected to the gate of the differential amplification MOSFET QI and connected to the input terminal IN.
Commonly connected to (+). In addition, the above MOSFF, T
The gates of Q8 are commonly connected to an input terminal (-) to which the gate of differential amplification MOSFET Q2 is coupled.
一方、負荷ＭＯＳＦＥＴＱ３．Ｑ４に対しては、それぞ
れダイオード形態にされたＰチャンネルＭＯＳ Ｆ Ｅ
Ｔ Ｑ ６とＱ７に対して電流ミラー形態とされる。On the other hand, load MOSFETQ3. For Q4, P-channel MOS F E in diode form, respectively.
A current mirror configuration is used for T Q 6 and Q7.
上記ＭＯＳＦＥＴＱ７とＱ８のドレインは、交差的に上
記ダイオード形態のＭＯＳ Ｆ ＥＴＱ６．Ｑ７のドレ
インに接続される。The drains of the MOSFETs Q7 and Q8 are connected to the diode-type MOSFETs Q6. Connected to the drain of Q7.
この実施例では、入力信号に逆比例した電流がそれに対
応した負荷ＭＯＳ Ｆ ＥＴに流れる。これにより、増
幅ＭＯＳＦＥＴＱＩとＱ３ （Ｑ２とＱ４）の電流が相
補的になるため、言い換えるならば、増幅ＭＯＳＦＥＴ
ＱＩ （Ｑ２）のドレイン電流が増大するとき、負荷
ＭＯＳＦＥＴＱ３ （Ｑ４）のコンダクタンスが小さく
されるため、利得を上記第１図の回路に比べて約２倍に
増大させることができるものである。この実施例におい
ても、負荷回路が対称的に構成されるから、上記ＣＭＲ
Ｒの改善を図ることができる。また、上記可変電流源■
の電流を制御することによって、その利得を上記第１図
の回路と同様にはゾ直線的に変化させることができる。In this embodiment, a current inversely proportional to the input signal flows through the corresponding load MOSFET. As a result, the currents of the amplification MOSFETs QI and Q3 (Q2 and Q4) become complementary, so in other words, the amplification MOSFETs QI and Q3 (Q2 and Q4) become complementary.
When the drain current of QI (Q2) increases, the conductance of the load MOSFET Q3 (Q4) is reduced, so that the gain can be increased approximately twice as compared to the circuit shown in FIG. Also in this embodiment, since the load circuit is configured symmetrically, the above CMR
It is possible to improve R. In addition, the variable current source
By controlling the current in the circuit, the gain can be changed linearly in the same manner as in the circuit shown in FIG.
〔実施例３〕
第３図には、この発明の更に他の一実施例の回路図が示
されている。[Embodiment 3] FIG. 3 shows a circuit diagram of still another embodiment of the present invention.
この実施例では、上記第１図又は第２図の実施例回路の
ように利得を可変とした場合、言い換えるならば、負荷
ＭＯＳＦＥＴＱ３．Ｑ４のコンダクタンスを制御する構
成により利得を可変とすると、それに伴って出力信号Ｏ
ＵＴの直流レベルが変化してしまう。In this embodiment, when the gain is made variable as in the embodiment circuit of FIG. 1 or 2, in other words, the load MOSFET Q3. If the gain is made variable by the configuration that controls the conductance of Q4, the output signal O
The UT's DC level changes.
そこで、この実施例では、負荷ＭＯＳＦＦ、ＴＱ３、Ｑ
４のコンダクタンスを制御するためのダイオ−１゛形態
のＭ ＯＳ Ｆ Ｅ、 Ｔ Ｑ ５に流す可変電流は、
制御電圧ＶＣを受けるＮチャンネルＭＯＳＦＥＴＱＩＯ
により形成される。一方、差動Ｆｖ’ｌ ＯＳ Ｆ Ｅ
”１’Ｑ１．Ｑ２に流すバイアス電流は、定電圧ＶＢを
受けるＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １１に
より形成される。これらの２つの電流源ＭＯＳＦＥＴＱ
ＩＯとＱｌｌのソースを共通化して、差動構成として、
共通ソース側に定電流源Ｉｏを設けるものである。この
実施例では、差動ＭＯＳＦＥＴＱ１とＱ２及び負荷ＭＯ
ＳＦＥＴＱ３．Ｑ４に流れる総合の電流は、上記定電流
源ＩＯの電流によって常に一定であるため、出力信号Ｏ
ＵＴの直流レベルを一定にできる。なお、上記負荷ＭＯ
ＳＦＥＴＱ３とＱ４は、上記第１図の実施例回路と同様
に対称的にされているため、ＣＭ ＲＲの改善を図るこ
とができる。また、上記制御電圧ＶＣに応じて負荷ＭＯ
ＳＦＥＴＱ３．Ｑ４に流れる電流を制御できるため、前
記第１図と同様に利得を制御することができる。なお、
この実施例では、上記負荷ＭＯＳＦＥＴＱ３．Ｑ４に流
れる電流と差動増幅ＭＯＳＦＥＴＱＩとＱ２に流れる電
流が相補的になる。例えば、制御電圧ＶＣと定電圧ＶＢ
の関係から、ＭＯＳＦＥＴＱＩ Ｏの電流を１／２にす
ると、ＭＯＳｌ’ＥＴＱ１１に流れる電流は２倍になる
。これによって、負荷ＭＯＳＦＥＴのコンダクタンスが
約半分にされることに対して、そのバイアス電流が２倍
に増大するから、この時の電流変化分Δ■に対して約Δ
Ｉ３″に比例して利得が変化するものとなる。Therefore, in this embodiment, the load MOSFF, TQ3, Q
The variable current flowing through the diode-1 type MOSFET, TQ 5 to control the conductance of 4 is:
N-channel MOSFET QIO receiving control voltage VC
formed by. On the other hand, differential Fv'l OS F E
The bias current flowing through Q1.Q2 is formed by an N-channel MOSFET Q11 that receives a constant voltage VB.These two current sources MOSFETQ
By making the IO and Qll sources common, it becomes a differential configuration.
A constant current source Io is provided on the common source side. In this example, the differential MOSFETs Q1 and Q2 and the load MOSFET
SFETQ3. Since the total current flowing through Q4 is always constant due to the current of the constant current source IO, the output signal O
The DC level of UT can be kept constant. In addition, the above load MO
Since SFETs Q3 and Q4 are symmetrical as in the embodiment circuit shown in FIG. 1, the CM RR can be improved. Also, depending on the control voltage VC, the load MO
SFETQ3. Since the current flowing through Q4 can be controlled, the gain can be controlled in the same manner as in FIG. 1 above. In addition,
In this embodiment, the load MOSFET Q3. The current flowing through Q4 and the current flowing through differential amplification MOSFET QI and Q2 are complementary. For example, control voltage VC and constant voltage VB
From the relationship, if the current of MOSFETQIO is halved, the current flowing through MOS1'ETQ11 will be doubled. As a result, the conductance of the load MOSFET is approximately halved, but its bias current is doubled, so the current change at this time is approximately Δ■.
The gain changes in proportion to I3''.
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、
（１）差動増幅回路の負荷回路として、電流ミラー形態
の出力側ＭＯＳＦＲＴを用いることによって、差動増幅
ＭＯＳＦＥＴに対応して負荷ＭＯＳＦＥＴを対称的にす
ることができる。これによって、ＣＭＲＲの改善を図る
ことができるという効果が得られる。The effects obtained from the above examples are as follows. That is, (1) By using a current mirror type output side MOSFET as a load circuit of the differential amplifier circuit, the load MOSFET can be made symmetrical with respect to the differential amplifier MOSFET. This provides the effect of improving CMRR.
（２）上記負荷回路を構成する電流ミラー形態の入力側
ＭＯＳＦＥＴに可変電流を流すようにすることによって
、上記負荷ＭＯＳＦＥＴのコンダクタンスをはり直線的
に変化させることができる。これによって、利得を可変
にすることができるという効果が得られる。(2) The conductance of the load MOSFET can be changed linearly by allowing a variable current to flow through the current mirror type input side MOSFET constituting the load circuit. This provides the effect that the gain can be made variable.
（３）上記可変電流を入力信号を受ける差動ＭＯＳＦＥ
Ｔによって、交差的に分配して負荷ＭＯＳＦＥＴを制御
するダイオード形態のＭＯＳＦＥＴに流すことによって
、利得を増大させることができるという効果が得られる
。(3) Differential MOSFE that receives the above variable current as an input signal
T has the effect that the gain can be increased by cross-distributing the current to a diode-type MOSFET that controls the load MOSFET.
（４）差動のスイッチＭＯＳＦＥＴを介して定電流源の
電流を差動増幅ＭＯＳＦＥＴのバイアス電流と利得制御
用電流に分配させることによって、出力信号の直流レベ
ルを一定にできるという効果が得られる。(4) By distributing the current of the constant current source to the bias current and gain control current of the differential amplification MOSFET via the differential switch MOSFET, the DC level of the output signal can be made constant.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に一定されるも
のでし才なく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、増幅ＭＯＳＦ
ＥＴは、差動構成にされる必要はなく、ソース接地型の
増幅ＭＯＳＦＥＴであってもよい、この場合において、
負荷ＭＯＳＦＥＴのコンダクタンスを上記電流ミラー形
態の出力側ＭＯＳ Ｆ ＥＴを用いることによって、可
変利得増幅回路を得ることができる。また、第１図及び
第２図の実施例回路において、単にＣＭＲＲの改善を図
る場合、負荷ＭＯＳＦＥＴに対応したダイオード形態の
ＭＯＳＦＥＴには、定電流を流すようにするものであっ
てもよい。Although the invention made by the present inventor has been specifically explained based on the examples above, the present invention is not limited to the above-mentioned examples, and it is understood that various changes can be made without departing from the gist of the invention. Needless to say 0 For example, amplification MOSF
The ET need not be in a differential configuration and may be a common source amplification MOSFET; in this case,
A variable gain amplifier circuit can be obtained by changing the conductance of the load MOSFET by using the current mirror type output side MOSFET. Furthermore, in the embodiment circuits of FIGS. 1 and 2, if the CMRR is simply to be improved, a constant current may be caused to flow through a diode-type MOSFET corresponding to the load MOSFET.
この発明は、上記ＣＭＯＳ構成の増幅回路として、広（
利用できるもきである。The present invention provides an amplifier circuit having a CMOS configuration as described above.
It is available for use.
本願において開示される発明のうち代表的なものによっ
て得られる作用効果を簡単に説明すれば、回路の通りで
ある。すなわち、差動増幅回路の負荷回路として、電流
ミラー形態の出力側ＭＯＳＦＥＴを用いることによって
、差動増幅ＭＯＳＦＥＴに対応して負荷ＭＯＳＦＥＴを
対称的にすること及び電流ミラー形態の入力側ＭＯＳＦ
ＥＴに可変電流を流すようにするこができる。これによ
って、ＣＭＲＲの改善と直線的な利得制御を実現できる
。A brief explanation of the effects obtained by a representative invention among the inventions disclosed in this application is as shown in the circuit. That is, by using a current mirror type output side MOSFET as a load circuit of a differential amplifier circuit, the load MOSFET can be made symmetrical with respect to the differential amplification MOSFET, and the current mirror type input side MOSFET can be made symmetrical with respect to the differential amplification MOSFET.
A variable current can be applied to the ET. This makes it possible to improve CMRR and achieve linear gain control.
第１図は、この発明の一実施例を示す回路図、第２図は
、この発明の他の一実施例を示す回路図、
第３図は、この発明の更に他の一実施例を示す回路図で
ある。
第３図FIG. 1 is a circuit diagram showing one embodiment of this invention, FIG. 2 is a circuit diagram showing another embodiment of this invention, and FIG. 3 is a circuit diagram showing still another embodiment of this invention. It is a circuit diagram. Figure 3
Claims (1)
ＦＥＴのドレインに設けられた第２導電型の負荷ＭＯＳ
ＦＥＴと、上記負荷ＭＯＳＦＥＴのゲートとソースとの
間に設けられ、所定の電流が流れるよう制御されたダイ
オード形態の第２導電型のＭＯＳＦＥＴとを含むことを
特徴とするＭＯＳ増幅回路。 ２、上記増幅ＭＯＳＦＥＴは、差動形態にされた２つの
増幅ＭＯＳＦＥＴからなり、上記負荷ＭＯＳＦＥＴは、
それぞれの差動増幅ＭＯＳＦＥＴに対してそれぞれに設
けられるものであることを特徴とする特許請求の範囲第
１項記載のＭＯＳ増幅回路。 ３、上記ダイオード形態にされた第２導電型のＭＯＳＦ
ＥＴに流れる電流は、可変電流源の電流であることを特
徴とする特許請求の範囲第１又は第２項記載のＭＯＳ増
幅回路。 ４、上記差動増幅ＭＯＳＦＥＴには、そのゲートが共通
化され、共通化されたソースに上記可変定電流源が設け
られ、そのドレインが交差的に上記差動増幅ＭＯＳＦＥ
Ｔに対応した負荷ＭＯＳＦＥＴのゲートとソース間にそ
れぞれ設けられる第２導電型のＭＯＳＦＥＴに接続され
るものであることを特徴とする特許請求の範囲第３項記
載のＭＯＳ増幅回路。[Claims] 1. A first conductivity type amplification MOSFET and the above amplification MOS
Second conductivity type load MOS provided at the drain of the FET
A MOS amplifier circuit comprising: a FET; and a second conductivity type MOSFET in the form of a diode, which is provided between the gate and source of the load MOSFET and is controlled so that a predetermined current flows. 2. The amplification MOSFET is composed of two differential amplification MOSFETs, and the load MOSFET is
2. The MOS amplification circuit according to claim 1, wherein the MOS amplification circuit is provided for each differential amplification MOSFET. 3. MOSF of the second conductivity type in the form of a diode
3. The MOS amplifier circuit according to claim 1, wherein the current flowing through the ET is a current of a variable current source. 4. The differential amplification MOSFET has a common gate, a common source is provided with the variable constant current source, and a drain thereof crosses the differential amplification MOSFET.
4. The MOS amplifier circuit according to claim 3, wherein the MOS amplifier circuit is connected to a second conductivity type MOSFET provided between a gate and a source of a load MOSFET corresponding to T.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61114582A JPS62272605A (en) | 1986-05-21 | 1986-05-21 | Mos amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61114582A JPS62272605A (en) | 1986-05-21 | 1986-05-21 | Mos amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62272605A true JPS62272605A (en) | 1987-11-26 |
Family
ID=14641452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61114582A Pending JPS62272605A (en) | 1986-05-21 | 1986-05-21 | Mos amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62272605A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435308A (en) * | 1990-05-28 | 1992-02-06 | Nippon Motoroola Kk | Differential amplifier with variable gain |
| US5334949A (en) * | 1992-02-27 | 1994-08-02 | Nec Corporation | Differential amplifiers |
| US5365191A (en) * | 1991-02-27 | 1994-11-15 | Rohm Co., Ltd. | Offset reducing circuit for differential amplifier |
| US6107858A (en) * | 1997-09-26 | 2000-08-22 | Nec Corporation | OTA squarer and hyperbolic sine/cosine circuits using floating transistors |
| US7358816B2 (en) | 2004-11-11 | 2008-04-15 | Samsung Electronics Co., Ltd. | Variable gain amplifier |
-
1986
- 1986-05-21 JP JP61114582A patent/JPS62272605A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435308A (en) * | 1990-05-28 | 1992-02-06 | Nippon Motoroola Kk | Differential amplifier with variable gain |
| US5365191A (en) * | 1991-02-27 | 1994-11-15 | Rohm Co., Ltd. | Offset reducing circuit for differential amplifier |
| US5334949A (en) * | 1992-02-27 | 1994-08-02 | Nec Corporation | Differential amplifiers |
| US6107858A (en) * | 1997-09-26 | 2000-08-22 | Nec Corporation | OTA squarer and hyperbolic sine/cosine circuits using floating transistors |
| US7358816B2 (en) | 2004-11-11 | 2008-04-15 | Samsung Electronics Co., Ltd. | Variable gain amplifier |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3947778A (en) | Differential amplifier | |
| US4554515A (en) | CMOS Operational amplifier | |
| US5734296A (en) | Low voltage operational amplifier input stage and method | |
| JP4315299B2 (en) | Low voltage operational amplifier and method | |
| US3953807A (en) | Current amplifier | |
| US4009432A (en) | Constant current supply | |
| US3956708A (en) | MOSFET comparator | |
| US4538114A (en) | Differential amplifier | |
| KR900008159B1 (en) | Differential amp. | |
| KR920010237B1 (en) | Amplifier | |
| JP2591981B2 (en) | Analog voltage comparator | |
| JPS62272605A (en) | Mos amplifier circuit | |
| JPS59178005A (en) | Differential amplifier with biplar transistor | |
| KR100203965B1 (en) | Semiconductor integrated circuit | |
| JPH03274911A (en) | Operational amplifier | |
| US4060770A (en) | Differential amplifier | |
| JP3618189B2 (en) | Stabilized current mirror circuit | |
| JPS5937860B2 (en) | Semiconductor integrated circuit device | |
| JPS61148906A (en) | Mos amplification output circuit | |
| JP2637791B2 (en) | Blog programmable reference voltage generator | |
| JP2560134B2 (en) | Adjustable gain differential amplifier | |
| US11742812B2 (en) | Output pole-compensated operational amplifier | |
| JP3325707B2 (en) | Operational amplifier | |
| JPS6221404B2 (en) | ||
| JPS59219007A (en) | Mos amplifier circuit |