JPS62271103A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS62271103A JPS62271103A JP11515386A JP11515386A JPS62271103A JP S62271103 A JPS62271103 A JP S62271103A JP 11515386 A JP11515386 A JP 11515386A JP 11515386 A JP11515386 A JP 11515386A JP S62271103 A JPS62271103 A JP S62271103A
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- JP
- Japan
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- analog
- signal
- outputting device
- signals
- correction
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 5
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 5
- 101000689199 Homo sapiens Src-like-adapter Proteins 0.000 abstract 1
- 101100217298 Mus musculus Aspm gene Proteins 0.000 abstract 1
- 102100024519 Src-like-adapter Human genes 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 101150073133 Cpt1a gene Proteins 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はアナログ信号の入出力が行なえるディジタルの
制御装置に関するものであり、特にアナログ出力装置の
自動校正を行なえるようにした制御装置を提案するもの
である。
制御装置に関するものであり、特にアナログ出力装置の
自動校正を行なえるようにした制御装置を提案するもの
である。
マイクロプロセッサを用いてなるディジタル制御装置で
あって、アナログ信号の入出力も可能としたものが特開
昭８０−５４５２７号にて公知である。この装置は制御
中枢たるＣＰＵ （中央処理装置）３、制御プログラ
ムを格納しである１２０Ｍ （読出専用メモリ）４、
演算結果等を格納するＲＡＭ （随時続出書込メモリ
）５を備え、また外部装置がらのディジタル、アナログ
の信号を夫々入力するためのディジタル入力装置８、ア
ナログ入力装置１、更には外部装置に対してディジタル
、アナログの信号を夫々出力するためのディジタル出力
装置６、アナログ出力装置２を備えている。
あって、アナログ信号の入出力も可能としたものが特開
昭８０−５４５２７号にて公知である。この装置は制御
中枢たるＣＰＵ （中央処理装置）３、制御プログラ
ムを格納しである１２０Ｍ （読出専用メモリ）４、
演算結果等を格納するＲＡＭ （随時続出書込メモリ
）５を備え、また外部装置がらのディジタル、アナログ
の信号を夫々入力するためのディジタル入力装置８、ア
ナログ入力装置１、更には外部装置に対してディジタル
、アナログの信号を夫々出力するためのディジタル出力
装置６、アナログ出力装置２を備えている。
アナログ入力装置１はアナログ入力回路１１、増幅回路
１２及びＡ／Ｄ （アナログ／ディジタル）変換回路
１３からなり、アナログ出力装置２４はＤ／Ａ（ディジ
タル／アナログ）変換回路２２及び定電流出力回路２１
からなる。
１２及びＡ／Ｄ （アナログ／ディジタル）変換回路
１３からなり、アナログ出力装置２４はＤ／Ａ（ディジ
タル／アナログ）変換回路２２及び定電流出力回路２１
からなる。
さてＣＰＵ ３は外部装置のためにディジタルの信号を
発するが、この信号はＤ／Ａ変換回路２２にてアナログ
信号に変換され、これに応じた信号が定電流出力回路２
１から出力されていく。
発するが、この信号はＤ／Ａ変換回路２２にてアナログ
信号に変換され、これに応じた信号が定電流出力回路２
１から出力されていく。
その他７は校正を指示するだめのスイッチ入力回路、９
は入力信号等の表示回路である。
は入力信号等の表示回路である。
さてＣＰＵ ３が演算結果を外部装置へアナログ信号に
て出力する場合には、ディジクル信号がアナログ出力装
置２にて変換されることになるが、このアナログ出力装
置２は温度変動等によってその変換出力特性が変動する
ので校正する必要があるが、上記公知の装置では校正に
煩わしい手動操作を要し、校正を自動的に行うことはで
きなかった。
て出力する場合には、ディジクル信号がアナログ出力装
置２にて変換されることになるが、このアナログ出力装
置２は温度変動等によってその変換出力特性が変動する
ので校正する必要があるが、上記公知の装置では校正に
煩わしい手動操作を要し、校正を自動的に行うことはで
きなかった。
本発明はこのような問題点を解決するためになされたも
のであり、自動的に短時間で校正が可能であり、精度の
高い制御を行うことができる制御装置を提供することを
目的とする。
のであり、自動的に短時間で校正が可能であり、精度の
高い制御を行うことができる制御装置を提供することを
目的とする。
本発明の制御装置は、ディジタルの基準信号の発生手段
と、この基準信号をアナログ出力装置を介してアナログ
入力装置へ入力する手段と、アナログ入力装置へ入力さ
れた信号につきアナログ入力装置の誤差を補正し、この
補正値を記憶する手段と、校正基準とする特性を有する
基準アナログ出力装置に前記基準信号を与えた場合にこ
れから出力されるべき校正基準値と前記補正値とを用い
て実際のアナログ出力装置についての校正データを演算
する校正データ演算手段と、前記基準信号を自動的に発
生せしめて前記校正データを自動的に演算することを指
示する手段と、前記校正データを用いてアナログ出力装
置を通る信号の自動校正を行う手段とを具備する。
と、この基準信号をアナログ出力装置を介してアナログ
入力装置へ入力する手段と、アナログ入力装置へ入力さ
れた信号につきアナログ入力装置の誤差を補正し、この
補正値を記憶する手段と、校正基準とする特性を有する
基準アナログ出力装置に前記基準信号を与えた場合にこ
れから出力されるべき校正基準値と前記補正値とを用い
て実際のアナログ出力装置についての校正データを演算
する校正データ演算手段と、前記基準信号を自動的に発
生せしめて前記校正データを自動的に演算することを指
示する手段と、前記校正データを用いてアナログ出力装
置を通る信号の自動校正を行う手段とを具備する。
校正を手動介入で又は自動的に指示すると基準信号の発
生手段がディジタルの基準信号を発する。
生手段がディジタルの基準信号を発する。
この基準信号はアナログ出力装置を通ることによってア
ナログ信号に変換される。該アナログ信号はアナログ入
力装置へ入り、ここでディジタル信号に変換されて記憶
される。そしてこの信号をアナログ入力装置について予
め定めである方法にて補正し、補正値を改めて記憶する
。一方、前記基準信号を理想的なアナログ出力装置、つ
まり前記基準アナログ出力装置に与えた場合にこれから
出力されるべき校正基準値を記憶しており、これと前記
補正値とからアナログ出力装置の校正データを算出する
。そして爾後はこの校正データによってアナログ出力回
路へ入力されるディジタル信号を校正したアナログ信号
として出力する。
ナログ信号に変換される。該アナログ信号はアナログ入
力装置へ入り、ここでディジタル信号に変換されて記憶
される。そしてこの信号をアナログ入力装置について予
め定めである方法にて補正し、補正値を改めて記憶する
。一方、前記基準信号を理想的なアナログ出力装置、つ
まり前記基準アナログ出力装置に与えた場合にこれから
出力されるべき校正基準値を記憶しており、これと前記
補正値とからアナログ出力装置の校正データを算出する
。そして爾後はこの校正データによってアナログ出力回
路へ入力されるディジタル信号を校正したアナログ信号
として出力する。
以下本発明をその実施例を示す図面に基づいて詳述する
。第１図は本発明の制御装置の構成を示すブロック図で
ある。
。第１図は本発明の制御装置の構成を示すブロック図で
ある。
従来装置同様ＣＰＵ ３ 、ＲＯＭ ４、ＲＡＭ ５を
備えると共に、ディジタルの入力装置８、同出力装置６
及びアナログの入力装置１、同出力装置２を備えている
。アナログ出力装置２はＣＰＩＩ ３が出力したディジ
タル信号をＤ／Ａ変換器２２でアナログ信号に変換し、
これを増幅回路２３にて増幅しアナログ出力回路２４か
ら外部装置へ、又はスイッチ２５を介してアナログ入力
装置１へ出力する。外部装置の制御を行う制御モード時
にはアナログ出力回路２４の出力は外部装置へ出力され
るが、例えば図示しない校正指令スイッチの操作にて校
正モードが指令された場合にはスイッチ２５が閉路して
アナログ入力装置１へ出力される。スイッチ２５の開閉
はディジタル出力装置６の出力によって行われる。
備えると共に、ディジタルの入力装置８、同出力装置６
及びアナログの入力装置１、同出力装置２を備えている
。アナログ出力装置２はＣＰＩＩ ３が出力したディジ
タル信号をＤ／Ａ変換器２２でアナログ信号に変換し、
これを増幅回路２３にて増幅しアナログ出力回路２４か
ら外部装置へ、又はスイッチ２５を介してアナログ入力
装置１へ出力する。外部装置の制御を行う制御モード時
にはアナログ出力回路２４の出力は外部装置へ出力され
るが、例えば図示しない校正指令スイッチの操作にて校
正モードが指令された場合にはスイッチ２５が閉路して
アナログ入力装置１へ出力される。スイッチ２５の開閉
はディジタル出力装置６の出力によって行われる。
以下ｃｐυ３の処理手順を示す第２図のフローチャート
に従い本発明の制御装置を説明する。
に従い本発明の制御装置を説明する。
校正指令スイッチの操作にて校正が指令されるト（１１
、校正モートニ入り、ＣＰｔ１ ３はＲＯＭ ４又は
ＲＡＭ５に記憶しである低基準信号ＳＬＤ及び高基準信
号５）ＩＤを読出しく２）、またディジタル出力装置６
へ所要の信号を発してスイッチ２５を閉路させる（３ン
。基準信号ＳＬＤ、 ＳＨＤはＤ／＾変換器２２にてア
ナログ信号に変換されて増幅回路２３で増幅されてアナ
ログ出力回路２４から出てスイッチ２５を経てアナログ
入力装置１へ出力される。このアナログ出力信号を５Ｌ
Ａｏ 、５ＨＡｏとする。この信号はアナログ入力装置
１にてディジタル信号に変換されてＲＡＭ ５に格納さ
れる。 ＣＰＵ ３はこれを読出して、予め設定されて
いる演算式に従い、信号がアナログ入力装置８を通るこ
とによって生ずる誤差の補正を行う。
、校正モートニ入り、ＣＰｔ１ ３はＲＯＭ ４又は
ＲＡＭ５に記憶しである低基準信号ＳＬＤ及び高基準信
号５）ＩＤを読出しく２）、またディジタル出力装置６
へ所要の信号を発してスイッチ２５を閉路させる（３ン
。基準信号ＳＬＤ、 ＳＨＤはＤ／＾変換器２２にてア
ナログ信号に変換されて増幅回路２３で増幅されてアナ
ログ出力回路２４から出てスイッチ２５を経てアナログ
入力装置１へ出力される。このアナログ出力信号を５Ｌ
Ａｏ 、５ＨＡｏとする。この信号はアナログ入力装置
１にてディジタル信号に変換されてＲＡＭ ５に格納さ
れる。 ＣＰＵ ３はこれを読出して、予め設定されて
いる演算式に従い、信号がアナログ入力装置８を通るこ
とによって生ずる誤差の補正を行う。
この補正演算によって得られた補正値５ＬＡＩ 、ＳＨ
Ａ＋はＲＡＭ ５に格納される。
Ａ＋はＲＡＭ ５に格納される。
この装置は前記基準信号ＳＬＤ、 ＳＨＤの外に、これ
らの信号を理想的な状態の、つまり校正の基準とするア
ナログ出力装置へ与えた場合にその出力側に得られる筈
の信号５ＬＡＳ、 ５）ＩＡＳを記憶しており、これを
読出して前記補正値と校正基準値とを用いてアナログ出
力装置２の校正データを演算する。
らの信号を理想的な状態の、つまり校正の基準とするア
ナログ出力装置へ与えた場合にその出力側に得られる筈
の信号５ＬＡＳ、 ５）ＩＡＳを記憶しており、これを
読出して前記補正値と校正基準値とを用いてアナログ出
力装置２の校正データを演算する。
これはアナログ入力装置８の誤差が除去されており現実
のアナログ出力装置２の誤差が混じっている信号５ＬＡ
１，５ＨＡＩと、これに相応するアナログ出力装置２の
誤差がない信号５ＬＡＳ、５ＨＡＳ との対比によるも
のであり、例えばＳＬＡ、 −５ＬＡＳ、ＳＨＡ、 −
５ＲＡＳ、 （５ＬＡＩ −５ＨＡｔ ） ／ （Ｓ
ＬＡＳ−ＳＨＡＳ）が校正データとなる。
のアナログ出力装置２の誤差が混じっている信号５ＬＡ
１，５ＨＡＩと、これに相応するアナログ出力装置２の
誤差がない信号５ＬＡＳ、５ＨＡＳ との対比によるも
のであり、例えばＳＬＡ、 −５ＬＡＳ、ＳＨＡ、 −
５ＲＡＳ、 （５ＬＡＩ −５ＨＡｔ ） ／ （Ｓ
ＬＡＳ−ＳＨＡＳ）が校正データとなる。
このようにして演算された校正データはＲＡＭ ５に格
納され、次いで制御モードに戻る。この制御モードでは
以上のようにして得られた校正データを、アナログ出力
装置２を通して出力する都度、これを校正するために用
いる。これによりアナログ出力装置２の誤差がないアナ
ログ出力が制御装置から発せられることになる。
納され、次いで制御モードに戻る。この制御モードでは
以上のようにして得られた校正データを、アナログ出力
装置２を通して出力する都度、これを校正するために用
いる。これによりアナログ出力装置２の誤差がないアナ
ログ出力が制御装置から発せられることになる。
なお上述の説明では基準信号及び校正基準値は各２つと
したが必要に応じて各１つ、又は３つ以上であってもよ
い。またこのような基準信号及び校正基準値はアナログ
出力が与えられる被制御系又はそのプロセスごとに設定
しておく。
したが必要に応じて各１つ、又は３つ以上であってもよ
い。またこのような基準信号及び校正基準値はアナログ
出力が与えられる被制御系又はそのプロセスごとに設定
しておく。
なおこのような校正を行うのはオフライン時に限らず、
被制御系が安定している場合にも可能であり、この場合
はそのときの制御値を保持して制御を継続させつつ校正
を行わしめる。 ＣＰＵが複数備えられている装置にあ
っては一方のＣＰｔ１にて制御を通常どおり継続させつ
つ他方のＣＰＵにて校正を行う構成とすることが可能で
ある。
被制御系が安定している場合にも可能であり、この場合
はそのときの制御値を保持して制御を継続させつつ校正
を行わしめる。 ＣＰＵが複数備えられている装置にあ
っては一方のＣＰｔ１にて制御を通常どおり継続させつ
つ他方のＣＰＵにて校正を行う構成とすることが可能で
ある。
更にタイマを利用して定期的に、或いは所定条件を満た
したとき、例えば制御回路の温度変化が所定値を超えた
ときは自動的に校正モードに移らせるようにして校正を
完全自動で行わせる構成とすることも可能である。
したとき、例えば制御回路の温度変化が所定値を超えた
ときは自動的に校正モードに移らせるようにして校正を
完全自動で行わせる構成とすることも可能である。
以上の如き本発明装置によれば単に指令を与えるだけで
、或いは完全自動で、アナログ出力装置の自動校正が可
能であり、制御回路は常に高い精度で制御を行うことが
でき、本発明が省力化と制御の高精度化に貢献する処多
大である。
、或いは完全自動で、アナログ出力装置の自動校正が可
能であり、制御回路は常に高い精度で制御を行うことが
でき、本発明が省力化と制御の高精度化に貢献する処多
大である。
第１図は本発明装置のブロック図、第２図はそのアナロ
グ出力装置の校正時の処理手順を示すフローチャート、
第３図は従来装置のブロック図である。 １・・・アナログ人力装置 ２・・・アナログ出力装置
３・・・ＣＰＵ ４・・・ＲＯＭ ５・・・ＲＡＭ
６・・・ディジタル出力装置 ２５・・・スイッチ なお、図中、同一符号は同一、又は相当部分を示す。
グ出力装置の校正時の処理手順を示すフローチャート、
第３図は従来装置のブロック図である。 １・・・アナログ人力装置 ２・・・アナログ出力装置
３・・・ＣＰＵ ４・・・ＲＯＭ ５・・・ＲＡＭ
６・・・ディジタル出力装置 ２５・・・スイッチ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- １、ディジタル信号をアナログ値に変換して出力するア
ナログ出力装置と、アナログ信号を入力させ、これをデ
ィジタル信号に変換するアナログ入力装置とを備える制
御装置において、ディジタルの基準信号の発生手段と、
この基準信号をアナログ出力装置を介してアナログ入力
装置へ入力する手段と、アナログ入力装置へ入力された
信号につきアナログ入力装置の誤差を補正し、この補正
値を記憶する手段と、校正基準とする特性を有する基準
アナログ出力装置に前記基準信号を与えた場合にこれか
ら出力されるべき校正基準値と前記補正値とを用いて実
際のアナログ出力装置についての校正データを演算する
校正データ演算手段と、前記基準信号を自動的に発生せ
しめて前記校正データを自動的に演算することを指示す
る手段と、前記校正データを用いてアナログ出力装置を
通る信号の自動校正を行う手段とを具備することを特徴
とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11515386A JPS62271103A (ja) | 1986-05-20 | 1986-05-20 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11515386A JPS62271103A (ja) | 1986-05-20 | 1986-05-20 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62271103A true JPS62271103A (ja) | 1987-11-25 |
Family
ID=14655633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11515386A Pending JPS62271103A (ja) | 1986-05-20 | 1986-05-20 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62271103A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01307801A (ja) * | 1988-06-07 | 1989-12-12 | Chino Corp | 自動調整機能を有する計器 |
| JPH0523201U (ja) * | 1991-08-30 | 1993-03-26 | 理化工業株式会社 | 調節計の自動調整装置 |
-
1986
- 1986-05-20 JP JP11515386A patent/JPS62271103A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01307801A (ja) * | 1988-06-07 | 1989-12-12 | Chino Corp | 自動調整機能を有する計器 |
| JPH0523201U (ja) * | 1991-08-30 | 1993-03-26 | 理化工業株式会社 | 調節計の自動調整装置 |
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