JPS6226602B2 - - Google Patents
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- JPS6226602B2 JPS6226602B2 JP54133938A JP13393879A JPS6226602B2 JP S6226602 B2 JPS6226602 B2 JP S6226602B2 JP 54133938 A JP54133938 A JP 54133938A JP 13393879 A JP13393879 A JP 13393879A JP S6226602 B2 JPS6226602 B2 JP S6226602B2
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- output
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- flop circuit
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- 238000005070 sampling Methods 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Description
【発明の詳細な説明】
本発明はチヤタリング除去回路に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a chattering removal circuit.
従来、最も簡単な構成のチヤタリング除去回路
として、一定周期のサンプリングパルスを発生
し、このうち二つの連続するパルスの発生時にお
ける入力レベルが同一レベルのとき、この入力レ
ベルに対応したレベルの出力を生じるものがあ
る。すなわち、チヤタリングの発生時には、二つ
の連続するパルスの発生時における入力レベルが
それぞれ異なるため、このときは出力レベルを変
化させないようにしてチヤタリングを除去するも
のである。ところが、これによると、サンプリン
グ用パルスとチヤタリングパルスとが一致して誤
動作してしまう危険性があり、これを避けるため
に、サンプリング用パルスの周期をチヤタリング
の持続時間よりも長く設定しなければならない。
そのため、出力の立上りが、最大サンプリング用
パルスの２周期分遅れると、その遅れ時間が大き
くなるという欠点があつた。 Conventionally, a chattering removal circuit with the simplest configuration generates sampling pulses with a constant period, and when the input level when two consecutive pulses are generated is the same level, the output is at a level corresponding to this input level. There are things that arise. That is, when chattering occurs, since the input levels at the time of two consecutive pulses are different, the chattering is removed by keeping the output level unchanged at this time. However, according to this method, there is a risk that the sampling pulse and the chattering pulse will coincide and malfunction, and to avoid this, the period of the sampling pulse must be set longer than the duration of the chattering. It won't happen.
Therefore, if the rise of the output is delayed by two periods of the maximum sampling pulse, there is a drawback that the delay time increases.
そこで本発明は、出力の遅れ時間が短く、かつ
誤動作のない簡単な構成のチヤタリング除去回路
を提出して従来の欠点を除去するものである。 SUMMARY OF THE INVENTION Therefore, the present invention proposes a chattering removal circuit with a simple configuration that has a short output delay time and does not malfunction, thereby eliminating the conventional drawbacks.
以下本発明の一実施例を図面に基づいて説明す
る。第１図において、F1，F2はそれぞれ第１お
よび第２のＳ―Ｒフリツプフロツプ回路を構成す
るフリツプフロツプ回路、F3はＤフリツプフロ
ツプ回路を構成するフリツプフロツプ回路、
V1，V2，V3はインバータ、Ｇはオア回路を構成
するゲート回路、S1，S2は選択回路を構成するア
ナログスイツチである。 An embodiment of the present invention will be described below based on the drawings. In FIG. 1, F 1 and F 2 are flip-flop circuits constituting first and second SR flip-flop circuits, respectively, F 3 is a flip-flop circuit constituting a D flip-flop circuit,
V 1 , V 2 , and V 3 are inverters, G is a gate circuit forming an OR circuit, and S 1 and S 2 are analog switches forming a selection circuit.
以上の構成において、端子P1には第２図Ａの一
定周期のパルスを供給してあり、これがフリツプ
フロツプ回路F1，F2のセツト入力に供給され
る。上記パルスの周期はチヤタリングパルスの最
大幅および発生間隔の最大値より大きく設定して
ある。いま、端子P2からの入力信号がレベル
“０”に保持されているとすると、インバータV1
の出力によつてフリツプフロツプ回路F2がリセ
ツト状態に保持されている。したがつて、端子P1
からの上記パルスによつて、フリツプフロツプ回
路F1の出力Ｑは“１”に保持され、フリツプフ
ロツプ回路F2の出力Ｑは“０”に保持される。
そのため、ゲート回路Ｇの出力が“１”に保持さ
れてアナログスイツチS1がオンになり、フリツプ
フロツプ回路F1の出力Ｑがフリツプフロツプ回
路F3のＤ入力に供給される。これが、端子P1か
らの上記パルスによつてフリツプフロツプ回路
F3に書き込まれ、その出力Ｑが“１”に、イン
バータV3の出力端子P3が第２図Ｃのごとく、
“０”に、保持される。 In the above configuration, the terminal P1 is supplied with a constant periodic pulse as shown in FIG. 2A, and this is supplied to the set inputs of the flip-flop circuits F1 and F2 . The period of the pulse is set to be larger than the maximum width and generation interval of the chattering pulse. Now, assuming that the input signal from terminal P 2 is held at level “0”, inverter V 1
The flip-flop circuit F2 is held in a reset state by the output of the flip-flop circuit F2. Therefore, terminal P 1
The output Q of the flip-flop circuit F1 is held at " 1 " and the output Q of the flip-flop circuit F2 is held at "0" by the above-mentioned pulses from the flip-flop circuit F1.
Therefore, the output of the gate circuit G is held at "1", the analog switch S1 is turned on, and the output Q of the flip-flop circuit F1 is supplied to the D input of the flip-flop circuit F3 . This causes the flip-flop circuit to open due to the above pulse from terminal P1 .
F 3 is written, its output Q becomes “1”, and the output terminal P 3 of inverter V 3 becomes as shown in Fig. 2C.
It is held at “0”.
そこで、第２図Ｂのごとく接点のチヤタリング
によるパルスが、端子P2に供給されると、フリツ
プフロツプ回路F1がリセツトされて、その出力
Ｑが“０”に反転し、ゲート回路Ｇの出力が
“０”に反転する。そのため、インバータV2の出
力によつてアナログスイツチS2が開き、フリツプ
フロツプ回路F3の出力Ｑが、そのＤ入力に供給
される。したがつて、端子P1に第２図Ａのパルス
Paが供給されると、フリツプフロツプ回路F3に
はその出力Ｑが書き込まれ、その出力Ｑは“１”
に、インバータV3の出力は“０”に保持され
る。 Therefore, when a pulse due to the contact chatter is supplied to the terminal P2 as shown in FIG. 2B, the flip-flop circuit F1 is reset, its output Q is inverted to "0", and the output of the gate circuit G is Inverted to “0”. Therefore, the output of the inverter V2 opens the analog switch S2 , and the output Q of the flip-flop circuit F3 is supplied to its D input. Therefore, the pulse of Fig. 2A is applied to terminal P1 .
When Pa is supplied, its output Q is written to the flip-flop circuit F3 , and the output Q becomes "1".
At the same time, the output of inverter V3 is held at "0".
すなわち、端子P1からのパルスの一周期中に端
子P2が一回以上レベル反転すると、フリツプフロ
ツプ回路F1，F2がともにリセツトされてフリツ
プフロツプ回路F3は前の状態を保持するもので
ある。こうして、パルスPa，Pb，Pcが到来して
も、端子P3は“０”に保持され、チヤタリングが
除去される。 That is, when the level of terminal P2 is reversed once or more during one period of the pulse from terminal P1 , both flip-flop circuits F1 and F2 are reset, and flip-flop circuit F3 maintains its previous state. . In this way, even if the pulses Pa, Pb, and Pc arrive, the terminal P3 is held at "0" and chattering is eliminated.
さて、上記パルスPcはフリツプフロツプ回路
F1，F2に供給されるが、端子P2が“１”に保持
されているため、フリツプフロツプ回路F1の出
力Ｑは“０”に保持され、フリツプフロツプ回路
F2の出力Ｑは“１”に反転する。したがつて、
ゲート回路Ｇの出力が“１”に反転してアナログ
スイツチS1が開く。そこで端子P1にパルスPdが
供給されると、フリツプフロツプ回路F1の出力
Ｑがフリツプフロツプ回路F3に書き込まれ、そ
の出力Ｑが“０”に反転し、インバータV3の出
力が第２図Ｃのごとく“１”に反転する。すなわ
ち、端子P1からのパルスの一周期中に端子P2のレ
ベルが反転しなくなつたときに、はじめて端子P3
から出力を生じるものである。 Now, the above pulse Pc is a flip-flop circuit
However, since the terminal P 2 is held at “ 1 ”, the output Q of the flip-flop circuit F 1 is held at “0”, and the flip-flop circuit
The output Q of F2 is inverted to "1". Therefore,
The output of gate circuit G is inverted to "1" and analog switch S1 is opened. Then, when a pulse Pd is supplied to the terminal P1 , the output Q of the flip-flop circuit F1 is written to the flip-flop circuit F3 , the output Q is inverted to "0", and the output of the inverter V3 becomes It is inverted to "1" as shown below. That is, only when the level of terminal P 2 no longer inverts during one period of the pulse from terminal P 1 does terminal P 3
It is something that produces an output from.
そして、端子P1からのパルスPdの発生後に接
点信号が停止してチヤタリングパルスが生じる
と、フリツプフロツプ回路F1，F2がともにリセ
ツトされアナログスイツチS2が開くため、パルス
Pe，Pfが供給されても端子P3の出力レベルは反
転しない。一方、パルスPfによつてフリツプフロ
ツプ回路F1がセツトされてその出力Ｑは“１”
に反転する。そこで、チヤタリングパルスが停止
して、つぎのパルスPgの到来まで端子P2が
“０”に保持されると、フリツプフロツプ回路F1
はセツト状態に保持されたままなので、アナログ
スイツチS1が開いている。したがつて、パルス
Pgによつてフリツプフロツプ回路F1の出力Ｑが
フリツプフロツプ回路F3に書き込まれ、インバ
ータV3の出力が“０”に反転する。こうして、
チヤタリングが除去され、第２図Ｃの出力パルス
が得られる。 Then, when the contact signal stops and a chattering pulse is generated after the pulse Pd is generated from the terminal P1 , both the flip-flop circuits F1 and F2 are reset and the analog switch S2 is opened, so that the pulse
Even if Pe and Pf are supplied, the output level of terminal P3 is not inverted. On the other hand, the flip-flop circuit F1 is set by the pulse Pf, and its output Q is "1".
to be reversed. Therefore, when the chattering pulse stops and the terminal P2 is held at "0" until the arrival of the next pulse Pg, the flip-flop circuit F1
remains set, so analog switch S1 is open. Therefore, the pulse
Pg writes the output Q of the flip-flop circuit F1 to the flip-flop circuit F3 , and the output of the inverter V3 is inverted to "0". thus,
The chattering is removed and the output pulse of FIG. 2C is obtained.
以上のように本発明によれば、２つのＳ―Ｒフ
リツプフロツプ回路、１つのＤフリツプフロツプ
回路および簡単な構成のオア回路と選択回路だけ
で構成でき、全体を少ない素子数で構成でき、し
かも出力の遅れ時間を短くすることができるとと
もにチヤタリングが長時間持続しても誤動作する
ことはない。 As described above, according to the present invention, it can be constructed with only two S-R flip-flop circuits, one D flip-flop circuit, a simple OR circuit and a selection circuit, and the whole can be constructed with a small number of elements. The delay time can be shortened, and malfunctions will not occur even if the chattering continues for a long time.
第１図は本発明の一実施例を示した論理回路
図、第２図は第１図の動作説明のためのタイムチ
ヤートである。
F1…第１のＳ―Ｒフリツプフロツプ回路、F2
…第２のＳ―Ｒフリツプフロツプ回路、Ｇ…オア
回路、F3…Ｄフリツプフロツプ回路、S1，S2…
選択回路。
FIG. 1 is a logic circuit diagram showing an embodiment of the present invention, and FIG. 2 is a time chart for explaining the operation of FIG. F 1 ...first S-R flip-flop circuit, F 2
...Second S-R flip-flop circuit, G...OR circuit, F3 ...D flip-flop circuit, S1 , S2 ...
selection circuit.
Claims (1)
ロツクパルスを第２の状態入力とする第１のＳ―
Ｒフリツプフロツプ回路と、上記入力信号をレベ
ル反転した信号を第１の状態入力とし上記クロツ
クパルスを第２の状態入力とする第２のＳ―Ｒフ
リツプフロツプ回路と、第１のＳ―Ｒフリツプフ
ロツプ回路および第２のＳ―Ｒフリツプフロツプ
回路の出力を入力とするオア回路と、上記クロツ
クパルスをクロツク入力とするＤフリツプフロツ
プ回路と、第１のＳ―Ｒフリツプフロツプ回路の
出力および上記Ｄフリツプフロツプ回路の出力の
いずれかを上記オア回路の出力によつて選択する
選択回路とからなり、この選択回路からの出力を
上記Ｄフリツプフロツプ回路のＤ入力としたこと
を特徴とするチヤタリング除去回路。1 The first S-- whose input signal is the first state input and the constant period clock pulse is the second state input.
an R flip-flop circuit, a second S-R flip-flop circuit whose first state input is a signal obtained by inverting the level of the input signal and whose second state input is the clock pulse; an OR circuit whose input is the output of the second SR flip-flop circuit, a D flip-flop circuit whose clock input is the clock pulse, and either the output of the first SR flip-flop circuit or the output of the D flip-flop circuit. A chattering removal circuit comprising a selection circuit that selects based on the output of the OR circuit, and the output from the selection circuit is used as the D input of the D flip-flop circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13393879A JPS5657327A (en) | 1979-10-16 | 1979-10-16 | Chattering eliminating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13393879A JPS5657327A (en) | 1979-10-16 | 1979-10-16 | Chattering eliminating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5657327A JPS5657327A (en) | 1981-05-19 |
| JPS6226602B2 true JPS6226602B2 (en) | 1987-06-10 |
Family
ID=15116572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13393879A Granted JPS5657327A (en) | 1979-10-16 | 1979-10-16 | Chattering eliminating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5657327A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3305606C2 (en) * | 1983-02-18 | 1985-04-04 | Heidelberger Druckmaschinen Ag, 6900 Heidelberg | Circuit arrangement for light barriers, in particular for an optoelectronic sheet control device in printing machines |
| JP6244118B2 (en) * | 2013-06-14 | 2017-12-06 | サイプレス セミコンダクター コーポレーション | Noise detection circuit and reception circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50146254A (en) * | 1974-05-14 | 1975-11-22 | ||
| JPS5246749A (en) * | 1975-10-11 | 1977-04-13 | Nippon Syst Kogyo Kk | Noise eliminator |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5428910Y2 (en) * | 1974-03-22 | 1979-09-14 |
-
1979
- 1979-10-16 JP JP13393879A patent/JPS5657327A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50146254A (en) * | 1974-05-14 | 1975-11-22 | ||
| JPS5246749A (en) * | 1975-10-11 | 1977-04-13 | Nippon Syst Kogyo Kk | Noise eliminator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5657327A (en) | 1981-05-19 |
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