JP3426651B2 - Monostable multivibrator - Google Patents
Monostable multivibratorInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、Ｍ・Ｍ（単安定マルチ
バイブレータ）に関するもので、特にＲＳ−ＦＦ（ＲＳ
型フリップフロップ）を利用したＭ・Ｍに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to MM (monostable multivibrator), especially RS-FF (RS
Type flip-flop).
【０００２】[0002]
【従来の技術】ＲＳ−ＦＦを利用したＭ・Ｍを２段縦続
接続して、１段目及び２段目のＭ・Ｍで遅延時間を設定
できるＭ・Ｍが知られている。図２は、そのようなＭ・
Ｍを示す回路図で、入力端子（１）からの入力トリガ信
号に応じて反転する第１ＦＦ（２）と、該第１ＦＦ
（２）の出力信号に応じてオンオフする第１トランジス
タ（３）と、該第１トランジスタ（３）のオンオフに応
じて充放電を行なう第１時定数回路（４）（ＣＲ１）
と、該第１時定数回路（４）の出力電圧と基準電圧とを
比較する第１コンパレータ（５）とからなる第１のＭ・
Ｍ（６）と、第２ＦＦ（７）、第２トランジスタ
（８）、第２時定数回路（９）（ＣＲ２）、第２コンパ
レータ（１０）からなる第２Ｍ・Ｍ（１１）とから構成
され、出力端子（１２）に出力信号を得る構成となって
いる。2. Description of the Related Art There is known an M / M in which two M / Ms utilizing RS-FFs are cascade-connected and a delay time can be set in the first and second M / Ms. FIG. 2 shows such an M.
In the circuit diagram showing M, a first FF (2) that is inverted according to an input trigger signal from an input terminal (1) and the first FF
A first transistor (3) that turns on and off according to the output signal of (2), and a first time constant circuit (4) (CR1) that performs charging and discharging according to on and off of the first transistor (3).
And a first comparator (5) for comparing the output voltage of the first time constant circuit (4) with a reference voltage.
M (6) and a second FF (7), a second transistor (8), a second time constant circuit (9) (CR2), and a second M · M (11) including a second comparator (10). The configuration is such that an output signal is obtained at the output terminal (12).
【０００３】図２の第１のＭ・Ｍ（６）は、初期状態で
第１ＦＦ（２）がリセットされており、その反転Ｑ出力
が「Ｈ」レベルで第１トランジスタ（３）がオンしてい
る。第１トランジスタ（３）のオンにより、第１時定数
回路（４）の第１コンデンサ（１３）は電源電圧（＋Ｖ
CC）まで充電されており、グランドレベルが第１コンパ
レータ（５）に印加されている。その為、第１コンパレ
ータ（５）の出力は、「Ｌ」レベルとなっている。In the first MM (6) of FIG. 2, the first FF (2) is reset in the initial state, the inverted Q output thereof is at "H" level, and the first transistor (3) is turned on. ing. When the first transistor (3) is turned on, the first capacitor (13) of the first time constant circuit (4) causes the power supply voltage (+ V
CC ) and the ground level is applied to the first comparator (5). Therefore, the output of the first comparator (5) is at "L" level.
【０００４】この状態から入力トリガ信号が入力端子
（１）に加わると第１ＦＦ（２）が反転し、第１トラン
ジスタ（３）がオフし、第１コンデンサ（１３）が放電
し、第１コンパレータ（５）の正入力端子（＋）の電圧
が上昇する。そして、その上昇が第１基準電源（１４）
の基準電圧Ｖ1を越えると、第１コンパレータ（５）の
出力信号が「Ｈ」レベルとなり第１ＦＦ（２）をリセッ
ト、第１トランジスタ（３）をオン、第１時定数回路
（１３）を充電開始させる。そして、第１コンパレータ
（５）の正入力端子（＋）の電圧が低下すると、その出
力は「Ｌ」レベルに戻る。When an input trigger signal is applied to the input terminal (1) from this state, the first FF (2) is inverted, the first transistor (3) is turned off, the first capacitor (13) is discharged, and the first comparator (13) is discharged. The voltage of the positive input terminal (+) of (5) rises. And the rise is the first reference power source (14).
When the reference voltage V 1 is exceeded, the output signal of the first comparator (5) becomes the “H” level, the first FF (2) is reset, the first transistor (3) is turned on, and the first time constant circuit (13) is turned on. Start charging. Then, when the voltage of the positive input terminal (+) of the first comparator (5) drops, its output returns to the “L” level.
【０００５】一方、第２Ｍ・Ｍ（１１）は、第１コンパ
レータ（５）の「Ｈ」レベル出力をトリガ信号として、
第１Ｍ・Ｍ（６）と同様の動作を行ない第２時定数回路
（９）の放電時定数により実質的にパルス幅が定まった
出力パルスを出力端子（１２）に発生する。第１Ｍ・Ｍ
（６）に入力トリガパルスが加わってから第１コンパレ
ータ（５）に出力が発生するまでの時間は、実質的に第
１時定数回路（４）で定まり、第２Ｍ・Ｍ（１１）も同
様である。On the other hand, the second M · M (11) uses the “H” level output of the first comparator (5) as a trigger signal.
The same operation as the first MM (6) is performed, and an output pulse whose pulse width is substantially determined by the discharge time constant of the second time constant circuit (9) is generated at the output terminal (12). First MM
The time from when the input trigger pulse is applied to (6) until the output is generated in the first comparator (5) is substantially determined by the first time constant circuit (4), and the same applies to the second MM (11). Is.
【０００６】従って、第１及び第２基準電源（１４）及
び（１５）の値を調整することで、別個に遅延時間の設
定が可能となる。Therefore, the delay time can be set separately by adjusting the values of the first and second reference power supplies (14) and (15).
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、図２の
回路においては２つの問題点があった。第１に第１コン
パレータ（５）の出力パルス幅は、第１時定数回路（１
３）の短い充電時定数で定まる為、その幅が狭い。その
幅が第２ＦＦ（７）の反転時間より短い場合があると、
第２ＦＦ（７）がデータをラッチ出来ず、信号が伝わら
なくなる恐れがあった。However, the circuit of FIG. 2 has two problems. First, the output pulse width of the first comparator (5) is determined by the first time constant circuit (1
The width is narrow because it is determined by the short charging time constant of 3). If the width may be shorter than the inversion time of the second FF (7),
The second FF (7) could not latch the data and there was a risk that the signal would not be transmitted.
【０００８】第２に第１ＦＦ（２）のリセットタイミン
グは、第１時定数回路（４）の放電時定数で実質的に定
まるが、その時定数の時間よりも入力トリガ信号のパル
ス幅が長いとすると、第１ＦＦ（２）の２入力が共に
「Ｈ」レベルとなり、第１ＦＦ（２）が禁止状態になっ
てしまうという、問題があった。Secondly, the reset timing of the first FF (2) is substantially determined by the discharge time constant of the first time constant circuit (4), but if the pulse width of the input trigger signal is longer than the time of the time constant. Then, the two inputs of the first FF (2) are both at the “H” level, and the first FF (2) is in a prohibited state.
【０００９】[0009]
【課題を解決するための手段】本発明は上述の点に鑑み
成されたもので、入力トリガ信号に応じて反転する第１
ＦＦと、該第１ＦＦの出力信号に応じてオンオフする第
１トランジスタと、該第１トランジスタのオンオフに応
じて充放電を行なう第１時定数回路と、該第１時定数回
路の出力電圧と基準電圧とを比較する第１コンパレータ
と、を有する第１の単安定マルチバイブレータと、前記
第１コンパレータの出力信号に応じて反転する第２ＦＦ
と、該第２ＦＦの出力信号に応じてオンオフする第２ト
ランジスタと、該第２トランジスタのオンオフに応じて
充放電を行なう第２時定数回路と、該第２時定数回路の
出力電圧と基準電圧とを比較する第２コンパレータと、
を有する第２の単安定マルチバイブレータとからなる単
安定マルチバイブレータにおいて、前記第２ＦＦの出力
信号に応じて前記第１ＦＦを反転させる手段を設けたこ
とを特徴とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned points, and is a first inversion method in response to an input trigger signal.
FF, a first transistor that turns on and off according to an output signal of the first FF, a first time constant circuit that performs charging and discharging according to on and off of the first transistor, an output voltage of the first time constant circuit, and a reference A first monostable multivibrator having a first comparator for comparing with a voltage; and a second FF inverting according to an output signal of the first comparator.
A second transistor that turns on and off according to the output signal of the second FF; a second time constant circuit that charges and discharges according to the on and off of the second transistor; and an output voltage and a reference voltage of the second time constant circuit. A second comparator for comparing
In the monostable multivibrator including the second monostable multivibrator having, a means for inverting the first FF according to the output signal of the second FF is provided.
【００１０】[0010]
【作用】本発明に依れば、第２Ｍ・Ｍの第２ＦＦが反転
したことを確認してから第１Ｍ・Ｍの第１ＦＦを反転し
ているので、確実にタイミング信号を第１Ｍ・Ｍから第
２Ｍ・Ｍに転送できる。又、本発明に依れば、第１及び
第２ＦＦが共にリセット状態となり、セット可能状態と
なってから入力トリガ信号を取り込むようにしているの
で、第１ＦＦが禁止状態となることがない。According to the present invention, since it is confirmed that the second FF of the second M · M has been inverted, the first FF of the first M · M is inverted, so that the timing signal can be reliably transmitted from the first M · M. It can be transferred to the second MM. Further, according to the present invention, since the input trigger signal is fetched after the first and second FFs are both reset and settable, the first FF does not enter the prohibited state.
【００１１】[0011]
【実施例】図１は、本発明の一実施例を示す回路図で、
（１６）は第１ＦＦ（２）の反転Ｑ出力を遅延する第１
遅延回路、（１７）は第２ＦＦ（７）の反転Ｑ出力によ
り第１ＦＦ（２）をリセットする信号路、（１８）は前
記信号路（１７）に挿入され信号を遅延する第２遅延回
路、及び（１９）は第１遅延回路（１６）の出力信号及
び第２ＦＦ（７）の反転Ｑ出力により、入力トリガ信号
をゲートするアンドゲートである。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
(16) is the first delaying the inverted Q output of the first FF (2)
A delay circuit, (17) a signal path for resetting the first FF (2) by the inverted Q output of the second FF (7), (18) a second delay circuit inserted in the signal path (17) and delaying a signal, And (19) are AND gates which gate the input trigger signal by the output signal of the first delay circuit (16) and the inverted Q output of the second FF (7).
【００１２】尚、図１において、図２と同一の回路素子
については同一の符号を付し、説明を省略する。図１の
入力端子（１）に図３（ａ）の入力トリガ信号Ｔｒｉｇ
が加わると、該信号は、第１及び第２ＦＦ（２）及び
（７）のリセット状態に応じて開いているアンドゲート
（１９）を通過し、第１ＦＦ（２）をセットする。する
と、第１ＦＦ（２）の反転Ｑ出力は、図３（ｂ）の如く
第１ＦＦ（２）の反転に要する時間後に「Ｌ」レベルと
なる。In FIG. 1, the same circuit elements as those in FIG. 2 are designated by the same reference numerals and the description thereof will be omitted. The input trigger signal Trig of FIG. 3A is input to the input terminal (1) of FIG.
Is added, the signal passes through the AND gate (19) which is opened according to the reset state of the first and second FFs (2) and (7), and sets the first FF (2). Then, the inverted Q output of the first FF (2) becomes "L" level after the time required for the inversion of the first FF (2) as shown in FIG.
【００１３】尚、図１において、第１及び第２トランジ
スタ（３）及び（８）の動作時間（反転に要する時間）
は、他の素子に比べ短く、無視する。第１ＦＦ（２）の
反転Ｑ出力の「Ｌ」レベルに応じて第１トランジスタ
（３）がオフし、第１コンデンサ（１３）が放電を開始
して、第１コンパレータ（５）の正入力端子（＋）の電
圧ＣＲ１は、図３（ｃ）の如く上昇する。ここで、第１
基準電源（１４）のレベルを図３（ｃ）に点線で示すレ
ベルＶ1とすると、第１コンパレータ（５）の出力電圧
ＶＡは、図３（ｄ）の如くなり、第２ＦＦ（７）反転Ｑ
出力Ｃは、図３（ｅ）の如くなる。図３（ｅ）の信号Ｃ
は、第２遅延回路（１８）により遅延させられ、図３
（ｆ）の如くなり第１ＦＦ（２）をリセットする。これ
により、第１ＦＦ（２）の反転Ｑ出力は、図３（ｂ）の
如く「Ｈ」レベルに戻る。 ここで、第１ＦＦ（２）
は、第２ＦＦ（７）がセット状態となってからリセット
されているので、第２ＦＦ（７）は、入力信号を完全に
ラッチできる。In FIG. 1, the operating time of the first and second transistors (3) and (8) (time required for inversion).
Is shorter than other elements and is ignored. The first transistor (3) is turned off according to the “L” level of the inverted Q output of the first FF (2), the first capacitor (13) starts discharging, and the positive input terminal of the first comparator (5). The (+) voltage CR1 rises as shown in FIG. Where the first
When the level of the reference power source (14) is set to the level V 1 shown by the dotted line in FIG. 3 (c), the output voltage VA of the first comparator (5) becomes as shown in FIG. 3 (d), and the second FF (7) is inverted. Q
The output C is as shown in FIG. Signal C in FIG. 3 (e)
Is delayed by the second delay circuit (18), and
As shown in (f), the first FF (2) is reset. As a result, the inverted Q output of the first FF (2) returns to the “H” level as shown in FIG. Here, the first FF (2)
Is reset after the second FF (7) is in the set state, the second FF (7) can completely latch the input signal.
【００１４】この状態で、図３（ａ）と図３（ｂ）を比
較すれば明らかな如く、図３（ａ）のパルス幅が長いと
第１ＦＦ（２）が禁止状態となってしまう。そこで、本
発明では、アンドゲート（１９）により入力トリガ信号
を所定期間、入力禁止にしている。次にその動作を説明
する。第１ＦＦ（２）の反転Ｑ出力は、第１遅延回路
（１６）で遅延され、図３（ｇ）の信号Ｇ１の如くなり
アンドゲート（１９）を閉じる。従って、信号ＧＩの
「Ｌ」レベル期間中、入力トリガ信号は遮断され第１Ｆ
Ｆ（２）はセットされない。In this state, as is clear by comparing FIG. 3 (a) and FIG. 3 (b), if the pulse width in FIG. 3 (a) is long, the first FF (2) will be in the prohibited state. Therefore, in the present invention, the input trigger signal is prohibited by the AND gate (19) for a predetermined period. Next, the operation will be described. The inverted Q output of the first FF (2) is delayed by the first delay circuit (16) and becomes the signal G1 shown in FIG. 3 (g) to close the AND gate (19). Therefore, during the “L” level period of the signal GI, the input trigger signal is cut off and the first F
F (2) is not set.
【００１５】一方、第２ＦＦ（７）の反転Ｑ出力（図４
（ａ））に応じて、その後段の回路は、第１Ｍ・Ｍ
（６）と同様に動作し、第２コンパレータ（１０）の正
入力端子（＋）には図４（ｂ）の信号ＣＲ２が発生し、
第２コンパレータ（１０）の出力端子（１２）には図４
（ｃ）の出力信号が発生する。その為、第２ＦＦ（７）
の反転Ｑ出力として図４（ｄ）に示す信号Ｇ２が発生し
アンドゲート（１９）に印加される。一方、図３（ｇ）
の信号Ｇ１は、図４（ｅ）の信号Ｇ１の如く表わされる
ので、入力トリガ信号として図４（ｆ）の信号が到来し
ても、信号Ｇ１及びＧ２に基づくアンドゲート（１９）
の働きにより第１ＦＦ（２）が禁止状態となることがな
い。On the other hand, the inverted Q output of the second FF (7) (see FIG. 4).
According to (a)), the circuit at the subsequent stage is the first M · M
It operates similarly to (6), and the signal CR2 of FIG. 4 (b) is generated at the positive input terminal (+) of the second comparator (10),
The output terminal (12) of the second comparator (10) is shown in FIG.
The output signal of (c) is generated. Therefore, the second FF (7)
A signal G2 shown in FIG. 4 (d) is generated as an inverted Q output of and is applied to the AND gate (19). On the other hand, FIG. 3 (g)
Since the signal G1 of FIG. 4 is represented as the signal G1 of FIG. 4E, even if the signal of FIG. 4F arrives as the input trigger signal, the AND gate (19) based on the signals G1 and G2.
Does not cause the first FF (2) to enter the prohibited state.
【００１６】従って、図１の回路に依れば、入力トリガ
信号のパルス幅が長くても、第１ＦＦ（２）が禁止状態
になることを防止できる。次に第１及び第２遅延回路
（１６）及び（１８）の働きについて説明する。仮り
に、第１遅延回路（１６）がなく、第１ＦＦ（２）の出
力信号Ａ及びＢの発生タイミングが異なり、ＡよりＢが
早いとする。ＦＦは、データを完全にラッチしなくても
出力を発生する場合がある。第１ＦＦ（２）がそのよう
に動作すると、その反転Ｑ出力に応じて入力トリガ信号
がただちに入力禁止となり、第１ＦＦ（２）がデータを
ラッチしない間にＳ入力が「Ｌ」レベルとなってしま
う。そこで、第１遅延回路（１６）を挿入し、第１ＦＦ
（２）に入力トリガ信号が所定期間以上加わるようにし
ている。Therefore, according to the circuit of FIG. 1, even if the pulse width of the input trigger signal is long, it is possible to prevent the first FF (2) from being in the prohibited state. Next, the functions of the first and second delay circuits (16) and (18) will be described. It is assumed that the first delay circuit (16) is not provided, the generation timings of the output signals A and B of the first FF (2) are different, and B is earlier than A. The FF may produce an output without completely latching the data. When the first FF (2) operates in this way, the input trigger signal is immediately prohibited from being input according to its inverted Q output, and the S input becomes “L” level while the first FF (2) does not latch the data. I will end up. Therefore, the first delay circuit (16) is inserted to
The input trigger signal is applied to (2) for a predetermined period or longer.
【００１７】図３（ｄ）の信号ＶＡのパルス幅は、第２
ＦＦ（７）の反転時間、第２遅延回路（１８）の遅延時
間、第１ＦＦ（２）の反転時間、第１時定数回路（４）
の放電時間、第１コンパレータ（５）の反転時間のトー
タルとなる。ここで、第２遅延回路（１８）がなく、信
号Ｃが信号Ｇ２より早く立ち上がるとき、例えば信号Ｖ
Ａの立ち上がりと同時に信号Ｃが「Ｈ」レベルとなる
と、第１ＦＦ（２）がリセットされ、信号ＶＡのパルス
幅は、第１ＦＦ（２）、第１時定数回路（４）、第１コ
ンパレータ（５）に起因する時間となる。ここで、この
時間が第２ＦＦ（７）の反転スピードより早い場合、第
２ＦＦ（７）は完全にセットできず、データをラッチで
きない。そこで、第２遅延回路（１８）により、第２Ｆ
Ｆ（７）のラッチに必要な時間を確保した。The pulse width of the signal VA in FIG. 3D is the second
Inversion time of FF (7), delay time of second delay circuit (18), inversion time of first FF (2), first time constant circuit (4)
Discharge time and the inversion time of the first comparator (5). Here, when the signal C rises earlier than the signal G2 without the second delay circuit (18), for example, the signal V
When the signal C becomes "H" level at the same time when A rises, the first FF (2) is reset, and the pulse width of the signal VA is the first FF (2), the first time constant circuit (4), and the first comparator ( It is the time due to 5). Here, if this time is faster than the inversion speed of the second FF (7), the second FF (7) cannot be completely set and the data cannot be latched. Therefore, the second delay circuit (18) causes the second F
The time required to latch F (7) was secured.
【００１８】[0018]
【発明の効果】以上述べた如く、本発明に依れば、入力
トリガ信号のパルス幅を微分回路などで短くすることな
く確実に動作できる単安定マルチバイブレータを提供で
きる。As described above, according to the present invention, it is possible to provide a monostable multivibrator that can operate reliably without shortening the pulse width of the input trigger signal by a differentiating circuit or the like.
【図１】本発明の単安定マルチバイブレータを示す回路
図である。FIG. 1 is a circuit diagram showing a monostable multivibrator of the present invention.
【図２】従来の単安定マルチバイブレータを示す回路図
である。FIG. 2 is a circuit diagram showing a conventional monostable multivibrator.
【図３】図１の説明に供する為の波形図である。FIG. 3 is a waveform chart for explaining FIG.
【図４】図１の説明に供する為の波形図である。FIG. 4 is a waveform diagram for use in explaining FIG.
（６） 第１Ｍ・Ｍ （１１） 第２Ｍ・Ｍ （１７） 信号路 (6) First MM (11) Second MM (17) Signal path
Claims (4)
Ｆと、該第１ＦＦの出力信号に応じてオンオフする第１
トランジスタと、該第１トランジスタのオンオフに応じ
て充放電を行なう第１時定数回路と、該第１時定数回路
の出力電圧と基準電圧とを比較する第１コンパレータ
と、を有する第１の単安定マルチバイブレータと、前記
第１コンパレータの出力信号に応じて反転する第２ＦＦ
と、該第２ＦＦの出力信号に応じてオンオフする第２ト
ランジスタと、該第２トランジスタのオンオフに応じて
充放電を行なう第２時定数回路と、該第２時定数回路の
出力電圧と基準電圧とを比較する第２コンパレータと、
を有する第２の単安定マルチバイブレータとからなる単
安定マルチバイブレータにおいて、 前記第２ＦＦの出力信号に応じて前記第１ＦＦを反転さ
せる手段を設けたことを特徴とする単安定マルチバイブ
レータ。1. A first F which is inverted in response to an input trigger signal.
F, and a first F that turns on and off according to the output signal of the first FF
A first single transistor including a transistor, a first time constant circuit that charges and discharges according to ON / OFF of the first transistor, and a first comparator that compares an output voltage of the first time constant circuit with a reference voltage. Stable multivibrator and second FF that inverts according to the output signal of the first comparator
A second transistor that turns on and off according to the output signal of the second FF; a second time constant circuit that charges and discharges according to the on and off of the second transistor; and an output voltage and a reference voltage of the second time constant circuit. A second comparator for comparing
A monostable multivibrator comprising: a second monostable multivibrator having: a monostable multivibrator, comprising means for inverting the first FF according to an output signal of the second FF.
て前記入力トリガ信号が前記第１ＦＦに加わるのを禁止
する禁止手段を設けたことを特徴とする請求項１記載の
単安定マルチバイブレータ。2. The monostable multivibrator according to claim 1, further comprising a prohibiting unit that prohibits the input trigger signal from being applied to the first FF in accordance with the output signals of the first and second FFs. .
に加わるのを遅延させる第１遅延回路を設けたことを特
徴とする請求項２記載の単安定マルチバイブレータ。3. The monostable multivibrator according to claim 2, further comprising a first delay circuit that delays the output signal of the first FF from being applied to the prohibiting means.
遅延させる第２遅延回路を含むことを特徴とする請求項
１記載の単安定マルチバイブレータ。4. The monostable multivibrator according to claim 1, wherein the means includes a second delay circuit that delays the output signal of the second FF.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14373493A JP3426651B2 (en) | 1993-06-15 | 1993-06-15 | Monostable multivibrator |
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| Publication Number | Publication Date |
|---|---|
| JPH0722911A JPH0722911A (en) | 1995-01-24 |
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1993
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| JPH0722911A (en) | 1995-01-24 |
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