JPS62263475A - Memory testing apparatus - Google Patents
Memory testing apparatusInfo
- Publication number
- JPS62263475A JPS62263475A JP61105803A JP10580386A JPS62263475A JP S62263475 A JPS62263475 A JP S62263475A JP 61105803 A JP61105803 A JP 61105803A JP 10580386 A JP10580386 A JP 10580386A JP S62263475 A JPS62263475 A JP S62263475A
- Authority
- JP
- Japan
- Prior art keywords
- test
- address
- main control
- circuit
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 143
- 230000002093 peripheral effect Effects 0.000 claims abstract description 62
- 230000006870 function Effects 0.000 claims abstract description 8
- 238000012545 processing Methods 0.000 description 26
- 238000011156 evaluation Methods 0.000 description 9
- 238000005259 measurement Methods 0.000 description 9
- 238000004364 calculation method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 238000010998 test method Methods 0.000 description 4
- 238000013142 basic testing Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000002498 deadly effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000008014 freezing Effects 0.000 description 1
- 238000007710 freezing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明は、半導体メモリ、磁気バブルメモリ、ジ盲ゼフ
ソンメモリ等、各種メモリ集積回路を試験するメモリ試
験装置に関し、特に高速かつ大容畷のメモリ集積回路で
あっても、その高速動作時におけるダイナミックな特性
を効率的に試験できるようにした改良に関する。Detailed Description of the Invention Industrial Field of Application The present invention relates to a memory testing device for testing various memory integrated circuits such as semiconductor memory, magnetic bubble memory, di-blind Zefson memory, etc. This invention relates to improvements that make it possible to efficiently test the dynamic characteristics of integrated circuits during high-speed operation.
(従来の技術〉
・般にX列Y行にメモリ空間を形成するメモリ集積回路
は、当然のこととして、出荷に先立ち、動的な試験に供
さねばならないが、それにはいわゆるメモリテスタと呼
ばれるメモリ試験装置が用いられる。(Prior art) Memory integrated circuits that generally form a memory space in X columns and Y rows must be subjected to dynamic testing before being shipped. A memory test device is used.
この種メモリ試験装置に要求されるもっとも基本的な試
験機能は、被験回路の各アドレスごとに所定のバイナリ
データを書き込み、当該各7ドレスから読み出されたバ
イナリデータを検査して、確かに所定のメモリ機能が営
まれているか否かを確認することにある。The most basic test function required of this type of memory test equipment is to write predetermined binary data to each address of the circuit under test, and inspect the binary data read from each of the seven addresses to ensure that the predetermined data is correct. The objective is to check whether the memory function of the memory is being operated.
そしてまた、それにつけては、こうした試験を実際にそ
の被験回路が動作するときの最高動作速度と少なくとも
同等の速度においてダイナミックに行ない得ることも必
要である。Additionally, it is also necessary to be able to perform such tests dynamically at a speed at least equivalent to the maximum operating speed at which the circuit under test actually operates.
もっとも実際的には、上記のような基本試験機能だけで
は足りず、例えばあるビットへのノーき込み結果が当該
ビットに隣接する他のビットに影響を17.えることが
ないか否か、すなわちビット干渉試験等も、同様に実使
用状態に近い高速で行ない得るよう、要求されることが
多い。However, in practical terms, the basic test functions as described above are not enough; for example, the result of nodding to a certain bit affects other bits adjacent to that bit. Similarly, it is often required to perform bit interference tests, etc., at high speeds close to those in actual use.
ちなみにこの種の試験方法やそれに用いる試験パターン
については、樹下打玉編著; 「テストと信頼性J (
オーム社、昭和57年4月)等に見られるように、従来
からもそれぞれに独自の理論的背景に即した各種の手法
が提案されおり、例えば行または列に関してのギヤロッ
ピング試験とか、着目したビット周辺の干渉試験である
サラウンドディスターブ試験等が開示されている。By the way, regarding this type of test method and the test pattern used in it, please refer to "Test and Reliability J" edited by Uchidama Kinoshita.
Ohmsha, April 1980), various methods have been proposed in the past, each based on its own theoretical background. A surround disturb test, which is an interference test around bits, has been disclosed.
ギヤロッピング試験とは、ある行または列において、着
目したビットのアドレスがメモリ空間のXY座標系で(
m 、 n)であったとしたら、アドレス指定順を(m
、 n) 、 (m+1 、1) 、 (m、 1)
l Cvs4211) 1(!l 、 n) 、 (■
+3.n)、 (−2n)、 、−0’というように、
例えば行方向に行きつ戻りつの変化をさせたり、あるい
はまた同様の手順により、Yアドレスnに関して列方向
に同様の変化をさせながら、所定のビット情報″1”ま
たは“O”を占き込んだり読み出したりして行くもので
あり、またサラウンドディスターブ試験とは、アドレス
(m、n)の着目ビットに所定のデータを書き込んだな
ら、その後にその周辺の複数ピッ)(mfi、n±j)
にもそれぞれ所定のデータ(ビット(肩、n)へのデー
タと同じこともあるし異なることもある)を書き込み、
その結果、ピッ) (m 、 n)のデータ内容に変化
がなかったか等を調べるようなものである。A gearropping test is a test in which the address of the bit of interest in a certain row or column is (
m , n), then the addressing order is changed to (m
, n), (m+1, 1), (m, 1)
l Cvs4211) 1(!l, n), (■
+3. n), (-2n), , -0', etc.
For example, by making a change back and forth in the row direction, or by using a similar procedure, by making a similar change in the column direction regarding the Y address n, predetermined bit information ``1'' or ``O'' may be read. Surround disturb test means that after writing specified data to the target bit of address (m, n), the surrounding bits (mfi, n±j)
Write predetermined data (sometimes the same as or different from the data to bit (shoulder, n)) to each,
As a result, it is like checking whether the data contents of (m, n) have changed.
が、こうしたビット干渉試験も、試験eltHのメカニ
ズムから考えると、結局は上記した基本機能の積み重ね
、または繰返しに帰着し、実際上、従来のメモリ試験装
置は、単一のプロセッサユニットにより、ソフト的な対
処によってのみ、こうした試験を行なっていた。However, considering the mechanism of test eltH, these bit interference tests end up stacking or repeating the basic functions described above, and in reality, conventional memory test equipment uses a single processor unit to perform software Such tests were conducted only with appropriate measures.
〈発明が解決しようとする問題点〉
しかし、昨今の技術動向を見ると、この種の試験に供さ
れるメモリ集積回路は、益々にして大官!−化、高速化
の傾向にある。<Problems to be solved by the invention> However, looking at recent technological trends, memory integrated circuits subjected to this type of test are becoming more and more complex! There is a trend towards faster and faster speeds.
したがってまた、こうした状況の下では、実際の使用状
態下に近いダイナミックな試験を図る限り、こうしたメ
モリ集積回路を試験するメモリ試験袋2にも、当該被験
回路と同等、ないしそれ以上の超高速化が要求されてく
る筈である。Therefore, under these circumstances, as long as a dynamic test that is close to the actual usage conditions is attempted, the memory test bag 2 for testing such memory integrated circuits should also be equipped with an ultra-high speed test that is equivalent to or faster than the circuit under test. should be required.
にもかかわらず、現状ではこれに対する解答がない0例
えば数Kから数十にビット等、以前のように相対的に小
容量で低速なメモリ集積回路であれば、既述のギヤロッ
ピング試験等に代表されるビット不良検出率の高い優れ
た試験方法も、既存の試験装置でほぼその原理のままに
実施できたのであるが、メモリ集積回路自体が例えば昨
今開発され始めている1Mビットからさらに将来的には
それ以上にまで大容量化し、はたまた100MHzない
しそれ以上を許容する程、高速化してくることをも考え
ると、それに見合ったその時点での最高の集積密度と超
高速処理機能を兼ね備えるメモリ試験装置を提供するこ
とは、性能面でも価格面でもかなり難しくなることが予
想される。Nevertheless, there is currently no answer to this question.For example, if the memory integrated circuit has a relatively small capacity and low speed, such as from several K to several tens of bits, it will be difficult to perform the gearropping test described above. Although the typical excellent test method with a high detection rate of bit defects could be carried out using existing test equipment almost according to its principles, memory integrated circuits themselves could be developed even further in the future, from the 1M bit that has recently begun to be developed. Considering that the capacity will be increased to even higher than that, and the speed will be increased to the extent that it can tolerate 100MHz or more, it has the highest integration density and ultra-high speed processing function at that time. Providing memory test equipment is expected to become significantly more difficult both in terms of performance and cost.
すでに現状においてすら、市販されている試験装置では
性能的に追い付かなくなり、やむなく。Even in the current situation, commercially available test equipment cannot keep up with the performance, so we have no choice.
ギヤロー2ピング試験等のように、全ビット数Nに)、
11イN2JL11小梵騎Δ々−ツルAソ、彌シ子ス璧
騎じ代え、N個のパターンだけで済む基本方法にのみ沿
った試験でお茶を濁す場合も出ている。(Total number of bits N, such as gear row 2 ping test, etc.)
11i N2JL11 Kobokki ΔA-Tsuru Aso, Yashikosu Jikijigai, there are cases where the exams are complicated by only following the basic method that requires only N patterns.
これはもちろん、望ましくないし、よしんば試験方法と
してはこれに甘んじたとしても、こと速度に関しての不
満は拭い切れない0例えば先のように、10nsオーダ
で動作するようなメモリ集積回路には、最早、既存のメ
モリ試験装置は追従し得えないから、必然的に低速での
試験に留めざるを得なくなる。This is, of course, undesirable, and even if Yoshiba accepts this as a test method, it cannot erase the dissatisfaction with speed. For example, as mentioned above, memory integrated circuits that operate on the order of 10 ns no longer have Existing memory test equipment cannot keep up with this speed, so it is inevitably forced to test at low speeds.
このように、実際の使用状態下に準じた高速でのダイナ
ミックな試験が不能であるということは、上記のように
試験本来の目的にとって望ましくないばかりか、スルー
ブツトの低下を招くため、ある意味では致命的でさえあ
る。In this way, the inability to perform dynamic testing at high speeds similar to actual usage conditions is not only undesirable for the original purpose of testing as described above, but also leads to a reduction in throughput, which in a sense is Even deadly.
本発明はこうした実情にかんがみて成されたもので、大
容驕、高速なメモリ集積回路であっても、要すればこれ
を実使用状態下における高速動作に見合った速度で、ま
た所望の試験パターンに即し、動的な試験のできるメモ
リ試験装置を提供せんとするものである。The present invention has been made in view of these circumstances. Even if a large, large, and high-speed memory integrated circuit is to be manufactured, it is possible to perform the desired test at a speed commensurate with high-speed operation under actual usage conditions. The present invention aims to provide a memory testing device that can perform dynamic testing based on patterns.
(問題点を解決するための手段〉
本発明は、上記目的を達成するため1次のような構成の
メモリ試験装置を提供する。(Means for Solving the Problems) In order to achieve the above object, the present invention provides a memory test device having the following configuration.
主制御回路と周辺試験回路とから構成され:該周辺試験
回路は、該主制御回路の発したアドレスの一部を変更し
て別途アドレスを作成する機能を有し;
該周辺試験回路により作成されたアドレスにより、被験
メモリ集積回路のアドレスを指定すること;
を特徴とするメモリ試験装置。Consists of a main control circuit and a peripheral test circuit: The peripheral test circuit has a function of changing a part of the address issued by the main control circuit to create a separate address; A memory testing device characterized by: specifying an address of a memory integrated circuit under test using an address given to the memory integrated circuit under test.
〈作用及び効果〉
本発明のメモリ試験装置においては、従来のこの種メモ
リ試験装置が単一のプロセッサユニy )により構成さ
れていたのに対し、その内部構成に゛階層化”という概
念が導入されている。<Operations and Effects> In the memory testing device of the present invention, whereas conventional memory testing devices of this kind were configured with a single processor unit, the concept of “hierarchy” was introduced to its internal configuration. has been done.
したがって例えば、ホスト側となる主制御回路には、メ
モリ集積回路の試験に関するおおよその順序付け、割付
け、すなわちそのときどきで着目するビットのアドレス
の指定や、ギヤロッピング試験とかサラウンドディスタ
ーブ試験等々、どういった試験内容を選ぶか等の試験項
目ないし試験モードの指定を行なわせ、一方、ゲスト側
となる周辺試験回路には、主制御回路がそのときどきで
指定しているアドレス、つまりそのときどきで着「1さ
れているアドレスに関し、その周辺のアドレスを高速で
順次指定させる等の機能を営ませることができる。Therefore, for example, the main control circuit on the host side may be required to roughly order and allocate memory integrated circuit tests, in other words, specify the address of the bit to be focused on at any given time, as well as gearing tests, surround disturb tests, etc. Specify the test items or test mode, such as selecting the test content, and on the other hand, the peripheral test circuit on the guest side receives the address specified at each time by the main control circuit, that is, the incoming "1" at that time. With respect to an address that has been specified, functions such as sequentially specifying neighboring addresses at high speed can be performed.
そのため、主制御回路は、被験対象のメモリ集積回路に
比し、その動作速度が遅くても良く、逆に主制御回路が
そのときどきで指定している着目アドレスに対し、当該
ビットを含めてその周辺を指定する周辺試験回路は、実
質的に当該主制御回路の出力しているアドレスの一部の
みを取扱えば良いので、ハードウェア的な規模も小規模
なものとすることができ、ためにまた十分に高速なもの
とすることができる。Therefore, the operating speed of the main control circuit may be slower than that of the memory integrated circuit to be tested, and conversely, the main control circuit may not be able to perform any The peripheral test circuit that specifies the peripheral only needs to handle only a part of the addresses output by the main control circuit, so the hardware scale can be small, and Also, it can be made sufficiently fast.
例えば1Mビットメモリにおいては、そのアドレス指定
にはx、Y各方向にそれぞれ10ビツトづつ、計20ビ
ットを要するが、例えば周辺試験回路がそれら各方向の
アドレスビット構成に関し、それぞれ下位4ビツト、計
8ビットに関してのみ、その更新、変更を取扱えば良い
ものとするならば、換言すれば主制御回路が指定するそ
のときどきの着目ピッ、トの周辺、18X 1B= 2
58ビット分についてのみ、アドレス指定を司さどれば
良いのなら、既存の技術をしてでさえ、ナノセカンドか
らサブナノセカンドに及ぶ超高速動作も十分可能とする
ことができる。For example, in a 1M bit memory, addressing requires 20 bits, 10 bits each in the x and y directions. If we only need to handle updates and changes for 8 bits, in other words, the area around the pit of interest specified by the main control circuit, 18X 1B = 2
If addressing is only required for 58 bits, ultra-high-speed operation ranging from nanoseconds to sub-nanoseconds can be achieved even with existing technology.
こうしたことはつまり、主制御回路があるアドレスを指
定して次の異なるアドレスを指定する間(動作周波数の
一周期以内)に、周辺試験回路が最初に主制御回路によ
り指定されたアドレスの周辺の複数ビットをアドレスし
終えることができるということになり、主制御回路、周
辺試験回路を含めた全体としての本試験装置の動作速度
は1等価的に小規模高速の周辺試験回路の動作速度によ
って規定できるため、例え全アドレスが何十ビットあろ
うとも、実効的には周辺試験回路に割当てられた相対的
に少ないビット数に呼応した高速化が果たされることに
なる。数十Mビットから数百Mビットに及ぶ大規模なメ
モリ集積回路に対しても、従来、たかだか数にビットの
メモリ回路の試験に要していたとそれ程には変わらない
試験時間、スループットで済むようにすることも、本発
明によれば不可部ではないのである。特に、本発明によ
り別途に設けられた周辺試験回路を複数のものとして、
主制御回路に対し並列動作関係に置けば、その傾向はよ
り顕著になる。This means that while the main control circuit specifies one address and then specifies the next different address (within one cycle of the operating frequency), the peripheral test circuit This means that multiple bits can be addressed, and the operating speed of this test equipment as a whole, including the main control circuit and peripheral test circuit, is equivalently defined by the operating speed of the small-scale, high-speed peripheral test circuit. Therefore, even if the total address is several tens of bits long, the speed will be effectively increased in accordance with the relatively small number of bits allocated to the peripheral test circuit. Even for large-scale memory integrated circuits ranging from tens of Mbits to hundreds of Mbits, the test time and throughput can be reduced to the same level as conventionally required for testing memory circuits of only a few bits. According to the invention, it is not an integral part to do so. In particular, according to the present invention, a plurality of peripheral test circuits are provided separately,
This tendency becomes more pronounced if the main control circuit is placed in a parallel operating relationship.
もちろん、各アドレス指定した個々のビットへの所定デ
ータの書き込みや、逆に個々のビットからの蓄積データ
の読み出しは、原理的にはそれらデータが1ビット長な
ので、主制御回路がこれを管理するにしても周辺試験回
路がこれを行なうにしても、極めて高速になすことがで
きる。Of course, when writing predetermined data to each addressed individual bit, or conversely reading accumulated data from each bit, the data is in principle 1 bit long, so the main control circuit manages this. However, even if peripheral test circuitry does this, it can be done extremely quickly.
ただ、本発明によれば、上記のような階層化が果たされ
、主制御回路に対して周辺試験回路が別途に設けられて
いるので、例えばみき込みパターンに関しても、周辺試
験回路で任意にその一部や全部を1吋き換えられるよう
にして置けば、試験の融通性は一層、増すし、そのよう
にすること自体は1回路的にもソフトウェア的にも、本
発明が開示された以上、当業者には極めて容易な設計範
囲の問題となる。However, according to the present invention, the above-mentioned layering is achieved, and the peripheral test circuit is provided separately from the main control circuit, so that the peripheral test circuit can arbitrarily control the input pattern, If part or all of it can be replaced at a time, the flexibility of the test will be further increased, and doing so will improve the present invention, both in terms of one circuit and software. As described above, it becomes a matter of design range that is extremely easy for those skilled in the art.
さらにビット干渉試験に関して言えば、実際上、干渉の
有無は1着目しているビットに関して相当程度以上離れ
たビットについてまで考慮する必要はなく、むしろ上記
のように周辺ビットのみを対象とすれば十分であるとの
知見も得られているので、上記のような本発明試験装置
構成によれば、周辺試験装置を必要に応じマーチ、ギヤ
ロッピング、ウオーキング等、公知既存の技術をして適
当なるアルゴリズムを選択できるようにすることで、既
述のギヤロッピング試験とかサラウンドディスターブ試
験等、不良検出率の高い試験方法も容易に実施すること
ができる。Furthermore, when it comes to bit interference tests, in reality, there is no need to consider bits that are far away from the bit of interest to determine whether or not there is interference; rather, it is sufficient to test only the peripheral bits as described above. Therefore, according to the test equipment configuration of the present invention as described above, the peripheral test equipment can perform marching, gear lopping, walking, etc. as necessary, and perform appropriate algorithms. By making it possible to select, test methods with a high failure detection rate, such as the gear roping test and surround disturb test described above, can be easily implemented.
ただしこうした試験パターン自体は、対象となるメモリ
4J、積回路の種類、断面構成のいかん、さらには配線
パターンやレイアウト等によっても、それぞれに適した
様々な試験パターンが考えられ、それらは専ら理論と公
知既存のソフトウェア技術に依存する問題でもあるので
、もとより本発明がこれらを直接に規定するものではな
い。However, there are various test patterns suitable for each target memory 4J, type of integrated circuit, cross-sectional configuration, wiring pattern, layout, etc., and these test patterns are based solely on theory. Since these problems depend on known and existing software techniques, the present invention does not directly define these problems.
また先に述べたように、単純に1ビツトづつ検査して行
く基本的な試験方法に限っても、本発明が適用されてい
ないメモリ試験装置に比せば、本発明試験装置は遥かな
高速性能を発揮すること間違いないので、それだけでも
本発明の価値は十分にある。Furthermore, as mentioned earlier, even in the basic test method of simply testing one bit at a time, the testing equipment of the present invention is much faster than memory testing equipment to which the invention is not applied. Since there is no doubt that performance will be exhibited, this alone is enough to make the present invention worthwhile.
なお、本発明における主制御回路、周辺試験回路を各構
成する素子カテゴリーには、半導体系、磁気バブル系、
ジョゼフソン系等、それぞれに任意適当なるものを選択
することができる。In addition, the element categories constituting the main control circuit and peripheral test circuit in the present invention include semiconductor-based, magnetic bubble-based,
Any suitable one can be selected, such as the Josephson type.
以上まとめると、本発明によれば、将来的に益々もって
大容量化、高速化していくことが予想される各種メモリ
集積回路の試験装置として、低価格で高速動作が可能で
あり、被験メモリ集積回路の実使用状態下に近いダイナ
ミックな動作試験をも可能にする極めて有効なメモリ試
験装置を提供することができる。In summary, according to the present invention, it is possible to operate at low cost and at high speed as a testing device for various types of memory integrated circuits that are expected to increase in capacity and speed in the future. It is possible to provide an extremely effective memory testing device that enables dynamic operation testing close to the conditions in which the circuit is actually used.
〈実 施 例〉
第1図は本発明に即して構成された望ましい一実施例と
してのメモリ試験装置の概略構成を示している。<Embodiment> FIG. 1 shows a schematic configuration of a memory testing device as a preferred embodiment constructed in accordance with the present invention.
本メモリ試験装置は、主制御回路20、周辺試験回路l
Oから階層的に構成され、主制御回路20がホスト側、
周辺試験回路lOがゲスト側となっていて、被験回路、
すなわち試験の対象となるメモリ集積回路NUTは、主
として周辺試験回路lOに接続される。This memory test device includes a main control circuit 20, a peripheral test circuit l
It is hierarchically configured from O, and the main control circuit 20 is on the host side,
The peripheral test circuit IO is on the guest side, and the circuit under test,
That is, the memory integrated circuit NUT to be tested is mainly connected to the peripheral test circuit IO.
周辺試験回路lOは1周辺処理装置11.アドレスマル
チプレクサ12、古き込みデータマルチプレクサ13を
有しており、アドレスマルチプレクサ12の出力は被験
回路NUTのアドレス入力に、書き込みデータマルチプ
レクサ13の出力は書き込みデータ人力に、各々接続さ
れている。The peripheral test circuit IO includes 1 peripheral processing device 11. It has an address multiplexer 12 and an old data multiplexer 13, and the output of the address multiplexer 12 is connected to the address input of the circuit under test NUT, and the output of the write data multiplexer 13 is connected to the write data input.
主制御回路20の中には、そのときどきで着目するビッ
トのアドレスを保持する試験アドレスレジスタ21と、
試験モードの指定とか古き込みデータの指示等、試験デ
ータ情報を保持する試験データレジスタ(群)22が備
えられている。The main control circuit 20 includes a test address register 21 that holds the address of the bit of interest at any given time;
A test data register (group) 22 is provided that holds test data information such as test mode designation and old data designation.
こうした構成で主制御回路20は、例えば10MHz程
度の相対的な低速で試験アドレスレジスタ21゜試験デ
ータレジスタ22の値を更新すれば良く、その度ごとに
、周辺試験回路lOの周辺処理袋M11は、配線23を
介してそのときどきの着目ビットの最新のアドレス情報
を、また配線24を介して試験モードないし試験パター
ン等に即した最新の試験データを受ける。With such a configuration, the main control circuit 20 only needs to update the values of the test address register 21 and the test data register 22 at a relatively low speed of, for example, about 10 MHz, and each time, the peripheral processing bag M11 of the peripheral test circuit IO is updated. , the latest address information of the bit of interest at any given time is received via the wiring 23, and the latest test data corresponding to the test mode, test pattern, etc. is received via the wiring 24.
これらのデータに基づき、周辺処理装置11は主制御回
路20の発したアドレスの一部を変更する数値群または
一部を変更したアドレスを発生すると共に、この実施例
の場合、書き込みデータの全部または一部を変更するデ
ータをも発生し、それぞれ配[14,15を介してアド
レスマルチプレクサ12.1りき込みデータマルチプレ
クサ13に送る。Based on these data, the peripheral processing unit 11 generates a group of numerical values that partially change the address issued by the main control circuit 20, or an address that partially changes the address, and in the case of this embodiment, all or part of the write data. Partially modifying data is also generated and sent to the address multiplexer 12.1 and read-in data multiplexer 13 via the lines [14, 15, respectively.
図示の場合、アドレスマルチプレクサ12は配線25を
介して主制御回路20からそのときどきで着目するビッ
トのアドレスと、上記のように周辺処理装置IIの作成
したアドレスの一部を変更する数値群または一部を変更
したアドレスを受け、周辺処理袋fillめ命令に従っ
て主制御回路の発したアドレスまたはその一部を変更し
たアドレスのどちらかを選択して被験回路NUTに印加
する。In the case shown in the figure, the address multiplexer 12 receives the address of the bit of interest from the main control circuit 20 via the wiring 25, and a group of numerical values or a value that changes part of the address created by the peripheral processing unit II as described above. After receiving the address with the part changed, either the address issued by the main control circuit or the address with part changed in accordance with the peripheral processing bag fill command is selected and applied to the circuit under test NUT.
このようになっていると、例えば1Mビットのメモリ集
積回路MU〒を試験する場合、要する全ビット数はXY
各方向に10ビツトづつ、計20ビットであるが、周辺
処理装置11はその中、例えば各下位の4ビツト、計8
ビットのみを作成、更新する構成とすることができる。In this case, for example, when testing a 1M bit memory integrated circuit MU〒, the total number of bits required is XY
There are 10 bits in each direction, a total of 20 bits, but the peripheral processing unit 11 uses, for example, the lower 4 bits in each direction, a total of 8 bits.
It is possible to have a configuration in which only bits are created and updated.
したがって、周辺試験回路lOの動作周波数に従っては
、主制御回路20が指定した当該主制御回路の周期に即
したそのときどきの着目ビットに対し、周辺の18X
1B= 258ビツトの動作試験を実施できる。Therefore, according to the operating frequency of the peripheral test circuit IO, the peripheral 18X
1B = 258 bits operation test can be performed.
これを換言すれば、当該周辺試験回路10ないし周辺処
理装置11は、このように少ないビット数を取扱えば良
いので、例えばIG)lz等の相対的にかなりな高速で
の動作が可能なことを意味する。In other words, since the peripheral test circuit 10 or peripheral processing device 11 only needs to handle such a small number of bits, it is possible to operate at relatively high speeds such as IG)lz. means.
さらに言うなら、14辺処理装allが自身に割当てら
れている全8ビツト等の短い語長分の走査をし終わる間
は、主制御回路20は状態を換える必要がなく、一方、
被験回路MUTの実使用状態に近い高速ダイナミック試
験に要する速度は、周辺処理装置11の当該高速性能で
賄うことができるから、主制御回路は被験対象となるメ
モリ集積回路阿υ丁の動作速度よりかなり遅くて良いも
のとなる。Furthermore, the main control circuit 20 does not need to change its state while the 14-side processing unit all finishes scanning a short word length such as all 8 bits assigned to it;
The speed required for a high-speed dynamic test close to the actual usage state of the circuit under test MUT can be covered by the high-speed performance of the peripheral processing unit 11. It will be much slower and better.
ただし、周辺処理袋fillの取扱うビット数、アドレ
スビット構成中におけるビット割当ては、必要とする試
験に即して任意に変更できるものである。However, the number of bits handled by the peripheral processing bag fill and the bit allocation in the address bit configuration can be changed arbitrarily according to the required test.
この実施例の場合、各指定されたビットに対する占き込
みデータも、配線24を介しての主制御回路20のそれ
と配線14を介しての周辺処理袋2111で作成したそ
れとを書き込みデータマルチプレクサ13にて選択でき
るようになっており、融通性の高いものになっている外
、メモリ集積回路MUTの各ビットからの証人出しデー
タは、配線27を介して直接に主制御回路20に送られ
るか、配線1Bを介して周辺処理袋2111に送られ、
期待値との比較が採られてメモリのそのビットに関する
正常、異常が判断される。In this embodiment, the prediction data for each designated bit is also sent to the write data multiplexer 13 by the main control circuit 20 via the wiring 24 and by the peripheral processing bag 2111 via the wiring 14. In addition to being highly flexible, the witness data from each bit of the memory integrated circuit MUT can be sent directly to the main control circuit 20 via the wiring 27; It is sent to the peripheral processing bag 2111 via the wiring 1B,
A comparison is made with the expected value to determine whether the bit in the memory is normal or abnormal.
もちろん、読み出し時間の測定は、上記のように小容量
で良い周辺処理袋7711にあっては公知既存の技術を
してもその内部で高速に行なうことができ、その結果が
配線17を介して主制御回路20に供給される。Of course, in the case of the peripheral processing bag 7711 which has a small capacity as described above, the reading time can be measured internally at high speed using known existing technology, and the result can be measured via the wiring 17. The signal is supplied to the main control circuit 20.
なお、配線28は、後述する各回路系の説明にあって、
本第1図中には示されていないがそれらと主制御回路2
0とを連絡する各種信号線路を包括する線路として示し
たものである。In addition, the wiring 28 is in the explanation of each circuit system mentioned later.
Although not shown in this Figure 1, they and the main control circuit 2
This line is shown as a line that includes various signal lines that communicate with 0.
第2図は周辺処理袋2111の一構成例を示している0
図示の周辺処理装置llは、制御部30、クロック発生
部40.不良評価部50、遅延時間計測部60゜アルゴ
リズムパターン発生部70、ランダムパターン発生部8
0、そして二つのマルチプレクサ91.92から構成さ
れている。FIG. 2 shows an example of the configuration of the peripheral processing bag 2111.
The illustrated peripheral processing device ll includes a control section 30, a clock generation section 40. Defect evaluation unit 50, delay time measurement unit 60° algorithm pattern generation unit 70, random pattern generation unit 8
0, and two multiplexers 91.92.
制御部30は1例えばマイクロプログラム方式により、
クロック発生部40、不良評価部50、遅延時間計測部
60.アルゴリズムパターン発生部70、ランダムパタ
ーン発生部80、そして二つのマルチプレクサ91.9
2を破線で示す制御線31を介して制御すると共に、第
1図中における二つのマルチプレクサ12 、13も制
御する。制御部30のマイクロプログラムは配ya32
を介して主制御回路20から与えられる。The control unit 30 uses a microprogram method, for example, to
Clock generation section 40, failure evaluation section 50, delay time measurement section 60. Algorithm pattern generator 70, random pattern generator 80, and two multiplexers 91.9
2 via a control line 31 shown in broken lines, and also controls the two multiplexers 12 and 13 in FIG. The microprogram of the control unit 30 is distributed by the controller 32.
The signal is given from the main control circuit 20 via the main control circuit 20.
アルゴリズムパターン発生部70は配線23 、24を
介して111m回路20から当該主制御回路に定められ
ている動作周波数でのそのときどきの着目するビットア
ドレス情報と書き込み情報とを取込み、制御部30のマ
イクロプログラムのアルゴリズムに従って作成したアド
レスを配!a71を介してマルチプレクサ91に送り、
また作成した書き込みデータを配線72を介してマルチ
プレクサ32に送る。The algorithm pattern generation section 70 takes in the bit address information and write information to be focused on at the time at the operating frequency determined for the main control circuit from the 111m circuit 20 via the wirings 23 and 24, Arrange the address created according to the program's algorithm! Send it to multiplexer 91 via a71,
Also, the created write data is sent to the multiplexer 32 via the wiring 72.
同様にランダムパターン発生部80は、主制御回路20
からの指令により、必要に応じてそれが選択されたとき
、同様に主制御回路20から当該主制御回路に定められ
ている動作周波数でのそのときどきの着[1するビット
アドレス情報と古き込み情報とを取込み、これに基づい
て一試験サイクルを通づると全体としてはランダムパタ
ーンを構成するそのときどきのアドレス情報を作成し、
これを配線81を介してマルチプレクサ81に送り、ま
た同様に、−試験サイクルを通づると全体としてはラン
ダムパターンとなるそのときどきの書き込みデータを配
線82を介してマルチプレクサ92に送る。Similarly, the random pattern generation section 80 is connected to the main control circuit 20.
Similarly, when the main control circuit 20 selects the bit address information and the old information from the main control circuit 20 at the operating frequency determined for the main control circuit, and based on this, create address information from time to time that constitutes a random pattern as a whole over one test cycle,
This is sent to the multiplexer 81 via the wiring 81, and the current write data, which becomes a random pattern as a whole after passing through the - test cycle, is sent to the multiplexer 92 via the wiring 82.
マルチプレクサ91は、配線71 、81を介して送ら
れてくるアドレス情報を制御部30の命令に従って選択
し、当該選択したアドレス信号を配!!14を介してア
ドレスマルチプレクサ12に送給する。The multiplexer 91 selects the address information sent via the wirings 71 and 81 according to the command from the control unit 30, and distributes the selected address signal! ! 14 to the address multiplexer 12.
同様にマルチプレクサ92は、配線72.82を介して
送られてくるそのときどきの書き込みデータを制御部3
0の命令に従って選択し、′!4該選択した書き込みデ
ータを書き込みデータマルチプレクサ!3に送給する。Similarly, the multiplexer 92 transfers the current write data sent via the wiring 72.82 to the control unit 3.
Select according to the instruction of 0 and '! 4 Write the selected write data to the write data multiplexer! 3.
クロック発生部40は望ましくは制御部30の命令に従
って発振周波数を変えられるもので1周辺試験回路lO
の試験速度を可変にする。The clock generating section 40 is preferably one that can change the oscillation frequency according to instructions from the control section 30, and has one peripheral test circuit lO.
Make the test speed variable.
不良評価部50では、制御部30の命令に従い、配線1
6を介して送られてきた被験回路、すなわちメモリ集積
回路NUTからの各ビットごとの読み出しデータを制御
部30から送られてくる期待値と比較し、両者に相違が
認められた場合、望ましくはその相違を生じさせたビッ
トアドレスと、−試験サイクルにおけるこのような誤動
作ビットの総数を記憶し、こうしたデータ群を配線51
を介して主制御回路20に入力する。The failure evaluation unit 50 evaluates the wiring 1 according to the command from the control unit 30.
6, the read data for each bit from the circuit under test, that is, the memory integrated circuit NUT, is compared with the expected value sent from the control unit 30, and if a difference is found between the two, it is preferable to The bit address that caused the difference and - the total number of such malfunctioning bits in the test cycle are memorized, and these data groups are transferred to the wire 51.
The signal is input to the main control circuit 20 via.
遅延時間測定部60は、あるビットに対し、それを指定
するアドレスを送給してから当該ビットの内容が読み出
されてくるまでの時間を配線14a。The delay time measurement unit 60 measures the time from when an address specifying a certain bit is sent to when the contents of the bit are read out to the wiring 14a.
leaを介して送られてくるこれら情報の時間差等にノ
^づいて計測し、その測定結果を配線17を介して主制
御回路20に入力する。The time difference etc. of these pieces of information sent via the lea are measured, and the measurement results are input to the main control circuit 20 via the wiring 17.
第3図は制御部30として用いることのできる回路構成
の一例を示している。FIG. 3 shows an example of a circuit configuration that can be used as the control section 30.
図示の制御部30は、マイクロプログラムを収める制御
メモリ301.制御メモリからの読み出しデータである
制御命令を保持する制御レジスタ302.制御メモリの
アドレスデコーダ303.マイクロプログラムの実行ス
テップを指示するプログラムカウンタ304.プログラ
ムカウンタ304のイ直に°°1″のインクリメント処
理をする加算器306.そしてプログラムカウンタ30
4の更新データを選択するマルチプレクサ305から構
成されている。The illustrated control unit 30 includes a control memory 301 . A control register 302 that holds control commands that are read data from control memory. Control memory address decoder 303. A program counter 304 that instructs the execution steps of the microprogram. An adder 306 that increments the program counter 304 by °°1'' immediately after the program counter 304.
It is composed of a multiplexer 305 that selects update data of No. 4.
制御レジスタ302は、アドレス部302a 、書き込
みデータ部302b 、期待11部302c 、制御状
態部302d 、分岐部302eから成っている。アド
レス部302aは周辺処理装置11のアドレス制御を、
書き込みデータ部302bは書き込みデータの制御を、
期待116部302cは不良評価部50で使用する期待
値を示し、制御状態部302dは周辺試験回路lOの状
態制御を、そして分岐部302eはマイクロプログラム
の順序制御を担当している。The control register 302 includes an address section 302a, a write data section 302b, an expected 11 section 302c, a control state section 302d, and a branch section 302e. The address section 302a controls the address of the peripheral processing device 11.
The write data section 302b controls write data.
The expectation section 302c shows the expected value used by the failure evaluation section 50, the control state section 302d controls the state of the peripheral test circuit IO, and the branch section 302e takes charge of controlling the order of the microprogram.
プログラムカウンタ304のfriは1分岐部302e
のデータ、主制御回路20から配線320を介して送ら
れてくるデータ、加算器306の出力のいづれか一つを
マルチプレクサ305で選択することにより更新される
。加算器308の出力を選択することは、マイクロプロ
グラムを1ステツプづつ所定の順序に従って進めること
に相当し、分岐部302eの出力データを選択すること
はマイクロプログラムでの分岐に、そして主制御回路2
0から配線320を介して送られてくるデータを選択す
ることはブイクロプログラムの初期設定にそれぞれ相当
する。fri of the program counter 304 is 1 branch part 302e
, data sent from the main control circuit 20 via the wiring 320 , and the output of the adder 306 are selected by the multiplexer 305 to update the data. Selecting the output of the adder 308 corresponds to advancing the microprogram one step at a time in a predetermined order, and selecting the output data of the branching section 302e corresponds to branching in the microprogram and the main control circuit 2.
Selecting the data sent from 0 through the wiring 320 corresponds to the initial setting of the bicycle program.
プログラムカウンタ304の値はアドレスデコーダ30
3で解読され、順次、制御命令を読み出すのに使われる
。The value of the program counter 304 is determined by the address decoder 30.
3 and is used to sequentially read out control instructions.
第4図はアルゴリズムパターン発生部70の構成例を示
している。これは、Xアドレス演算器700X、 Yア
ドレス演算器700Y、アドレス検出器720 、6き
込みデータ演算器730から構成されている。FIG. 4 shows an example of the configuration of the algorithm pattern generation section 70. This consists of an X address calculator 700X, a Y address calculator 700Y, an address detector 720, and a 6-write data calculator 730.
Xアドレス演算器700xは、三個のレジスタ701゜
702.703 、演算器708.そして五つのマルチ
プレクサ704,705,708,707,709から
構成されている。The X address calculator 700x includes three registers 701, 702, and 703, and a calculator 708. It is composed of five multiplexers 704, 705, 708, 707, and 709.
レジスタ701,702は主制御回路20から配1a2
3Xを介して送られてくる着目するビットのXアドレス
とtit算器708の演算結果のいづれか一方をマルチ
プレクサ704 、705を介して取込む、レジスタ7
03は配線240Xを介して主制御回路20から送られ
てくるデータと演算器708の演算結果のいづれか一方
をマルチプレクサ706で選択して取込む、アドレス演
算時のアドレスの増加量は通常、配線240xを介して
レジスタ703に与えられる。なお、アドレスの増加量
とは、あるビットに対してメモリ空間中で直ぐ隣のビッ
トを順次指定して行く場合には°“l”となるし、例え
ば、1ビット置き等というような場合には“2”、2ビ
ット置きとなる場合には°°3″となるような概念であ
る。Registers 701 and 702 are distributed from the main control circuit 20 to 1a2.
A register 7 receives either the X address of the bit of interest sent via 3X or the operation result of the tit calculator 708 via multiplexers 704 and 705.
03 selects and takes in either the data sent from the main control circuit 20 via the wiring 240X or the calculation result of the arithmetic unit 708 using the multiplexer 706. The amount of address increase during address calculation is normally increased by the wiring 240x. is applied to register 703 via. Note that the amount of increase in address is ° "l" when sequentially specifying the bit immediately adjacent to a certain bit in the memory space, and for example, when specifying every other bit, etc. is "2", and in the case of every 2 bits, it is "°3".
演13708の一方の入力はレジスタ701.702の
値のいづれかをマルチプレクサ707で選択したもので
あり、他方はレジスタ703の値である。One input of performance 13708 is one of the values in registers 701 and 702 selected by multiplexer 707, and the other is the value in register 703.
レジスタ701,702 、 Yアドレス演算器700
Yのレジスタ711,712の値は、マルチプレクサ7
08で選択された後、配線?IXを介して第2図中のマ
ルチプレクサ91にXアドレス分として与えられる。Registers 701, 702, Y address calculator 700
The values of the Y registers 711 and 712 are the values of the multiplexer 7
Wiring after being selected in 08? It is applied to multiplexer 91 in FIG. 2 as X addresses via IX.
同様に、Yアドレス演算器7QOYは三個のレジスタ7
11,712,713 、演算器718.そして五つの
マルチプレクサ714,715,718,717,71
9から構成されている。各レジスタ、演算器、マルチプ
レクサの動作は既述のXアドレス演算器700xに関し
てと同様であり、レジスタ701,702 、 Yアド
レス演算器700Yのレジスタ711,712の値は、
マルチプレクサ719で選択された後、配線71Yを介
して第2図中のマルチプレクサ91にYアドレス分とし
て与えられる。Similarly, the Y address calculator 7QOY has three registers 7.
11,712,713, arithmetic unit 718. and five multiplexers 714, 715, 718, 717, 71
It consists of 9. The operations of each register, arithmetic unit, and multiplexer are the same as those for the X address arithmetic unit 700x described above, and the values of the registers 701 and 702 and the registers 711 and 712 of the Y address arithmetic unit 700Y are as follows.
After being selected by multiplexer 719, it is applied to multiplexer 91 in FIG. 2 as Y addresses via wiring 71Y.
このような構成において例えばギヤロッピング試験を行
なう場合には、レジスタ702に主制御回路20から送
られてくるアドレスを格納し、レジスタ701にはギヤ
ロッピング試験で動かすアドレスの演算結果を格納し、
レジスタ703にはアドレスの増加量を格納させて、レ
ジスタ701,702をクロックごとに交互に選択すれ
ば良い。For example, when performing a gearropping test in such a configuration, the address sent from the main control circuit 20 is stored in the register 702, and the calculation result of the address to be operated in the gearropping test is stored in the register 701.
The increment amount of the address may be stored in the register 703, and the registers 701 and 702 may be selected alternately for each clock.
またこの実施例の場合、X演算器700X 、 Y演算
器700Yの出力データを使って書き込みデータ演算W
730で書き込みデータを作成し、このデータを配線7
2を介して第2図中のマルチプレクサ32に送るように
なっているが1作成するデータ例としては1例えばチェ
ッカーボード、ダイアゴナルと呼称されるパターンに即
するものがある。In addition, in the case of this embodiment, the write data calculation W is performed using the output data of the X calculation unit 700X and the Y calculation unit 700Y.
Create write data at 730 and send this data to wiring 7
2 to the multiplexer 32 in FIG. 2. Examples of data to be created include data conforming to a pattern called a checkerboard or diagonal.
チェッカーボードパターンとは、X方向、Y方向に論理
“0”、“l”が市松模様に配置されたパターンを言い
、ダイアゴナルパターンとは論理“Oooまたは“I
IIが斜口方向に連続するパターンを言うが、こうした
パターンは実質的にはそのときのX、Yアドレスデータ
から作成することができ、図中で当該書き込みデータ演
算器730に対しマルチプレクサ709,719からの
出力線路が入力しているのはそうした意味である0例え
ばチェッカーボードパターンは、X、Yアドレスの最下
位ビットの排他的論理和を採ることにより作ることがで
きる。A checkerboard pattern is a pattern in which logic "0" and "l" are arranged in a checkerboard pattern in the X and Y directions, and a diagonal pattern is a pattern in which logic "Ooo" or "I"
II refers to a pattern that continues in the diagonal direction, and such a pattern can essentially be created from the X and Y address data at that time. For example, a checkerboard pattern can be created by taking the exclusive OR of the least significant bits of the X and Y addresses.
アドレス検出器720は、Xアドレス演算器700xと
Yアドレス演算器700Yで演算したアドレスの検出と
、動かすアドレスの範囲を規定するもので、インデック
スレジスタ72B、終点レジスタ724.加算器723
.一致検出器725.マルチプレクサ721から構成さ
れている。The address detector 720 detects the addresses calculated by the X address calculator 700x and the Y address calculator 700Y, and defines the range of addresses to be moved, and includes an index register 72B, an end point register 724. Adder 723
.. Match detector 725. It is composed of a multiplexer 721.
インデックスレジスタ726はすでに実行したアドレス
演算の回数を保持し、その値は演算器723の出力と配
線250を介して送られてくる主制御回路20からのデ
ータのどちらかをマルチプレクサ721で選択すること
により更新される0図示の場合には、演算器723の出
力はインデックスレジスタ726の出力値に“l”を加
えた値である。The index register 726 holds the number of address operations that have already been executed, and the value is selected by the multiplexer 721 from either the output of the arithmetic unit 723 or the data sent from the main control circuit 20 via the wiring 250. In the illustrated case, the output of the arithmetic unit 723 is the value obtained by adding "l" to the output value of the index register 726.
終点レジスタ724は実行すべきアドレス演算の回数を
保持するレジスタで、その値は主制御回路20から配線
280を介して与えられる。The end point register 724 is a register that holds the number of address operations to be executed, and its value is given from the main control circuit 20 via the wiring 280.
インデックスレジスタ72B、終点レジスタ724の6
値は一致検出器725で比較され、その出力はマイクロ
プログラムの分岐制御に用いられる。Index register 72B, end point register 724 6
The values are compared in a match detector 725, and its output is used for branch control of the microprogram.
第5図はランダムパターン発生器80の構成例を示して
いる0図示の場合、このランダムパターン発生器80は
、パターンメモリ801.疑似ランダムパターン発生器
804.アナログ−デジタル(A/D)変換器803.
マルチプレクサ802.805.806から構成されて
いる。FIG. 5 shows an example of the configuration of the random pattern generator 80. In the case shown in FIG. Pseudo-random pattern generator 804. Analog-to-digital (A/D) converter 803.
It consists of multiplexers 802.805.806.
パターンメモ11801はランダムパターンを記憶する
スタックメモリまたはシフトレジスタとして構成され、
アドレスの順に順次データが読み出されて配線810を
介しマルチプレクサ805,808に送られる。The pattern memo 11801 is configured as a stack memory or shift register that stores random patterns,
Data is sequentially read out in the order of addresses and sent to multiplexers 805 and 808 via wiring 810.
パターンメモリ801へのデータは、配線84Gを介し
マルチプレクサ802で選択されて主制御回路20から
供給されたものである。Data to be sent to the pattern memory 801 is selected by the multiplexer 802 and supplied from the main control circuit 20 via the wiring 84G.
A/D変換器803には配線850を介してアナログラ
ンダム信号が与えられ、その出力は配線820を介して
マルチプレクサ805.8011に印加される。An analog random signal is applied to the A/D converter 803 via a wiring 850, and its output is applied to a multiplexer 805.8011 via a wiring 820.
疑似ランダムパターン発生器804は、シフトレジスタ
の二個所の出力の排他的論理和演算結果を当該シフトレ
ジスタの初段に帰還した、いわゆるM系列信号発生器等
で良い、この信号列は、比較的簡単な装置構成によって
得た割に、1ビツトでもずれると相関のないパターンと
して知られているが、これは配線830を介し、マルチ
プレクサ805.808に与えられる。The pseudo-random pattern generator 804 may be a so-called M-sequence signal generator, etc., which feeds back the exclusive OR operation result of two outputs of a shift register to the first stage of the shift register.This signal sequence is relatively simple. Even though the pattern is obtained using a simple device configuration, it is known that a pattern having no correlation if even one bit deviates is applied to multiplexers 805 and 808 via wiring 830.
マルチプレクサ806はこれに与えられている上記三種
の信号の一つを制御部30の命令により選択し、配線8
1を介し第2図中のマルチプレクサ91にアドレス信号
として供給する。The multiplexer 806 selects one of the three types of signals given to it by the command of the control unit 30,
1 to the multiplexer 91 in FIG. 2 as an address signal.
同様に、マルチプレクサ805はこれに与えられている
上記三種の信号を制御部30の命令に従って選択し、配
線82を介し第2図中のマルチプレクサ92に書き込み
データ信号として供給する。Similarly, the multiplexer 805 selects the above three types of signals applied thereto in accordance with the commands from the control section 30, and supplies the selected signals to the multiplexer 92 in FIG. 2 via the wiring 82 as a write data signal.
こうしたランダムパターン発生器80を使用し、例えば
8ビツトのランダムパターンを周辺処理袋7111のア
ドレス信号とすれば、着目するビット近傍の258ビツ
トに関し、随時、任意性のある書き込み、読み出し試験
が行なえる。If such a random pattern generator 80 is used and, for example, an 8-bit random pattern is used as an address signal for the peripheral processing bag 7111, arbitrary write and read tests can be performed at any time regarding the 258 bits near the bit of interest. .
第6図は遅延時間測定部60及び不良評価部50の構成
例を示している。FIG. 6 shows an example of the configuration of the delay time measurement section 60 and the failure evaluation section 50.
〃延時量測定部80は、高周波発振器801.高速カウ
ンタ602.アドレス波形整形器803.読み出し波形
整形器804.データメモリ605から構成され、不良
=f価部50は遅延時間測定部BOと密な関係でさらに
不良カウンタ500を有している。〃The delay time measurement section 80 uses a high frequency oscillator 801. High speed counter 602. Address waveform shaper 803. Read waveform shaper 804. Consisting of a data memory 605, the failure=f value unit 50 further includes a failure counter 500 in close relation to the delay time measuring unit BO.
高周波発振器601は十分な時間計測分解能を示すよう
に、周辺処理装置11の動作速度に対し十分に高い周波
数、例えば周辺処理装置11のクロックを先に述べたよ
うにIGHzとするならば、それより十分高い周波数と
して20GHzを発振し、高速カウンタ602ホ、アド
レス波形整形器803の出力信号によりスタートし、読
み出し波形整形器8G4の出力信号によりストップする
まで、当該高周波信号の波数を計数する。The high frequency oscillator 601 has a sufficiently high frequency relative to the operating speed of the peripheral processing device 11 so as to exhibit sufficient time measurement resolution, for example, if the clock of the peripheral processing device 11 is set to IGHz as described above, A sufficiently high frequency of 20 GHz is oscillated, and the wave number of the high-frequency signal is counted, starting with the output signal of the high-speed counter 602E and the address waveform shaper 803, and stopping with the output signal of the readout waveform shaper 8G4.
アドレス波形整形器803は、配線14aを介して榮え
られるアドレス信号波形を配線810を介して供給され
る基準値reflと比較し、当該アドレス信号波形がア
ナログレベル的に当該基準値ref 1と同じになった
ときに、十分に狭いパルス幅のカウンタスタート指令パ
ルスを生成するもので、同様に読み出し波形整形器80
4は、配線leaを介して与えられるメモリ集積回路M
U↑からの読み出し信号波形を配線811を介して供給
される基準値rsf2と比較し、h該読み出し信号波形
がアナログレベル的に当該基準値ref2と同じになっ
たときに、十分に狭いパルス幅のカウンタストップ指令
パルスを生成するものである。The address waveform shaper 803 compares the address signal waveform received via the wiring 14a with the reference value refl supplied via the wiring 810, and determines that the address signal waveform is the same as the reference value ref 1 in terms of analog level. It generates a counter start command pulse with a sufficiently narrow pulse width when
4 is a memory integrated circuit M provided via wiring lea.
The read signal waveform from U↑ is compared with the reference value rsf2 supplied via the wiring 811, and when the read signal waveform h becomes the same as the reference value ref2 in analog level, the pulse width is sufficiently narrow. This generates a counter stop command pulse.
高速カウンタ802の出カイ1は、配線17を介して1
ilTJ!5にt止1澗回路20に送られでも白いが、
高凍で動作するデータメモリ805に一部蓄えられ、そ
の後に配線17aを介して順次に主制御回路20に送ら
れても良い。The output of high-speed counter 802 is 1 via wiring 17.
ilTJ! Even though it is sent to t stop 1 circuit 20 at 5, it is white,
A portion of the data may be stored in the data memory 805 that operates under high freezing conditions, and then sequentially sent to the main control circuit 20 via the wiring 17a.
また、ち該高速カウンタ602の出力値は、配線830
を介して不良評価部50中の不良カウンタ500にも送
られる。この不良カウンタ500には、配線53を介し
て主制御回路20から時間に関する許容値が与えられて
おり、高速カウンタ802から送られてきた計測時間デ
ータがこの許容値を越えるものであった場合には、ち該
望ましくない結果を生んだメモリ集積回路NUT中の誤
動作ないし不良動作アドレスを累積し、さらに望ましく
はそれら各アドレスを抽出して、配線51を介し主制御
回路20にそれら結果を、報告する。Furthermore, the output value of the high-speed counter 602 is
It is also sent to the defective counter 500 in the defective evaluation section 50 via. This failure counter 500 is given a time tolerance from the main control circuit 20 via wiring 53, and if the measured time data sent from the high-speed counter 802 exceeds this tolerance, Accumulates the malfunction or defective operation addresses in the memory integrated circuit NUT that have produced the undesirable result, and preferably extracts each address and reports the results to the main control circuit 20 via the wiring 51. do.
もちろん、先に述べたように、不良評価部5Gは、古き
込んだ筈のビット内容と、同じアドレスから読み出した
ビット内容とが異なるような場合にも、その累積総数及
び望ましくはち該誤動作ないし不良ビットのアドレスを
格納し、主制御回路20に与える構成とするのが良い。Of course, as mentioned above, even in the case where the bit contents that are supposed to have become old and the bit contents read from the same address are different, the defect evaluation unit 5G determines the cumulative total number and, if desired, the malfunction or defect. It is preferable to store a bit address and provide it to the main control circuit 20.
第7図には、本発明の思想に即して構成されるメモリ試
験装置の一展開例として、一台の主制御回路20に対し
、複数の周辺試験回路10a、lOb、10c。FIG. 7 shows a plurality of peripheral test circuits 10a, 1Ob, and 10c for one main control circuit 20, as a developed example of a memory test device configured according to the idea of the present invention.
10d、、、、、、、を接続し、同時に複数のメモリ集
積回路MU↑−a、NUT−b、NUT−c、MUT−
d、、、、、を試験できるようにした合理的な応用を示
している。10d, , , , , and simultaneously connect multiple memory integrated circuits MU↑-a, NUT-b, NUT-c, MUT-
We present a reasonable application that allows us to test d, , , .
このようなことができるのも、本発明で複数のプロセッ
サユニットによる階層化という概念を導入したがためで
ある。すなわち、低速で動作すれば良い主制御回路20
に複数の高速動作可能な周辺試験回路10a、10b、
10c、10d、、、、、を主制御回路20に対し回路
上、並列に接続することには何部障害がないのである。This is possible because the present invention introduces the concept of layering using a plurality of processor units. In other words, the main control circuit 20 only needs to operate at low speed.
a plurality of peripheral test circuits 10a, 10b capable of high-speed operation,
There is no problem in connecting the circuits 10c, 10d, . . . in parallel to the main control circuit 20.
もちろん、主制御回路20自体の速度が高速になればな
る程、より多くの周辺試験回路10iを接続できること
は顕かである。Of course, it is obvious that the higher the speed of the main control circuit 20 itself, the more peripheral test circuits 10i can be connected.
第1図は本発明メモリ試験装置の望ましい一実施例の概
略構成図、第2図は第1図に示されたメモリ試験装置の
周辺処理装δとして用い得る一回路例の概略構成図、第
3図は第2図に示さtた周辺処理装置中の制御部として
用い得る一回路例の概略構成図、第4図は第2図に示さ
れた周辺処理装置中のアルゴリズムパターン発生部とし
て用い得る一回路例の概略構成図、第5図は第2図に示
された周辺処理装置中のランダムパターン発生部′とし
て用い得る一回路例の概略構成図、第6図は第2図に示
された周辺処理装置中の遅延時間測定部及び不良評価部
として用い得る一回路例の概略構成図、第7図は本発明
メモリ試験装置のさらなる実施例の概略構成図、である
。
図中、lOは周辺試験回路、11は周辺処理装置、20
は主制御回路、30は制御部、40はクロック発生部、
50は不良評価部、60は遅延時間測定部、70はアル
ゴリズムパターン発生部、80はランダムパターン発生
部、MUTは試験対象とされるメモリ集第5図FIG. 1 is a schematic configuration diagram of a preferred embodiment of the memory testing device of the present invention, and FIG. 2 is a schematic configuration diagram of an example of a circuit that can be used as the peripheral processing device δ of the memory testing device shown in FIG. 3 is a schematic configuration diagram of an example of a circuit that can be used as a control section in the peripheral processing device shown in FIG. 2, and FIG. 4 is a circuit diagram that can be used as an algorithm pattern generation section in the peripheral processing device shown in FIG. FIG. 5 is a schematic configuration diagram of an example of a circuit that can be used as a random pattern generator in the peripheral processing device shown in FIG. FIG. 7 is a schematic diagram of an example of a circuit that can be used as a delay time measurement section and a failure evaluation section in a peripheral processing device according to the present invention. FIG. In the figure, IO is a peripheral test circuit, 11 is a peripheral processing device, and 20 is a peripheral test circuit.
is a main control circuit, 30 is a control section, 40 is a clock generation section,
50 is a failure evaluation section, 60 is a delay time measurement section, 70 is an algorithm pattern generation section, 80 is a random pattern generation section, and MUT is a memory collection to be tested.
Claims (1)
回路は、該主制御回路の発したアドレスの一部を変更し
て別途アドレスを作成する機能を有し; 該周辺試験回路により作成されたアドレスにより、被験
メモリ集積回路のアドレスを指定すること; を特徴とするメモリ試験装置。[Claims] Consists of a main control circuit and a peripheral test circuit; the peripheral test circuit has a function of changing a part of the address issued by the main control circuit to create a separate address; A memory testing device characterized by: specifying an address of a memory integrated circuit under test using an address created by a peripheral testing circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61105803A JP2520234B2 (en) | 1986-05-10 | 1986-05-10 | Memory test equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61105803A JP2520234B2 (en) | 1986-05-10 | 1986-05-10 | Memory test equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62263475A true JPS62263475A (en) | 1987-11-16 |
JP2520234B2 JP2520234B2 (en) | 1996-07-31 |
Family
ID=14417272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61105803A Expired - Lifetime JP2520234B2 (en) | 1986-05-10 | 1986-05-10 | Memory test equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2520234B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08129053A (en) * | 1994-10-31 | 1996-05-21 | Nec Corp | Apparatus for testing integrated circuit |
JPH0949864A (en) * | 1995-08-09 | 1997-02-18 | Nec Corp | Integrated circuit tester |
WO2010029746A1 (en) * | 2008-09-12 | 2010-03-18 | 株式会社アドバンテスト | Test module and test method |
JP2012190506A (en) * | 2011-03-10 | 2012-10-04 | Elpida Memory Inc | Semiconductor device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100946853B1 (en) * | 2005-11-14 | 2010-03-09 | 미쓰비시덴키 가부시키가이샤 | Memory diagnosis apparatus |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5476024A (en) * | 1977-11-30 | 1979-06-18 | Nec Corp | Test device for semiconductor memory |
JPS5693199A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Evaluation method of memory device |
JPS60113167A (en) * | 1983-11-25 | 1985-06-19 | Hitachi Ltd | Pattern generating method |
JPS60246100A (en) * | 1984-05-21 | 1985-12-05 | Advantest Corp | Test pattern generator |
JPS6124100A (en) * | 1984-07-13 | 1986-02-01 | Nec Corp | Memory ic chip |
-
1986
- 1986-05-10 JP JP61105803A patent/JP2520234B2/en not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5476024A (en) * | 1977-11-30 | 1979-06-18 | Nec Corp | Test device for semiconductor memory |
JPS5693199A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Evaluation method of memory device |
JPS60113167A (en) * | 1983-11-25 | 1985-06-19 | Hitachi Ltd | Pattern generating method |
JPS60246100A (en) * | 1984-05-21 | 1985-12-05 | Advantest Corp | Test pattern generator |
JPS6124100A (en) * | 1984-07-13 | 1986-02-01 | Nec Corp | Memory ic chip |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08129053A (en) * | 1994-10-31 | 1996-05-21 | Nec Corp | Apparatus for testing integrated circuit |
JPH0949864A (en) * | 1995-08-09 | 1997-02-18 | Nec Corp | Integrated circuit tester |
WO2010029746A1 (en) * | 2008-09-12 | 2010-03-18 | 株式会社アドバンテスト | Test module and test method |
US8418011B2 (en) | 2008-09-12 | 2013-04-09 | Advantest Corporation | Test module and test method |
JP5314693B2 (en) * | 2008-09-12 | 2013-10-16 | 株式会社アドバンテスト | Test module and test method |
JP2012190506A (en) * | 2011-03-10 | 2012-10-04 | Elpida Memory Inc | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP2520234B2 (en) | 1996-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6536005B1 (en) | High-speed failure capture apparatus and method for automatic test equipment | |
US6415403B1 (en) | Programmable built in self test for embedded DRAM | |
JP3558252B2 (en) | Semiconductor memory test equipment | |
US6993696B1 (en) | Semiconductor memory device with built-in self test circuit operating at high rate | |
JPH02118474A (en) | Testing device for propagation delay time | |
US7251757B2 (en) | Memory testing | |
KR100717207B1 (en) | Weighted random pattern test using pre-stored weights | |
US20020184578A1 (en) | Semiconductor integrated circuit | |
US6247153B1 (en) | Method and apparatus for testing semiconductor memory device having a plurality of memory banks | |
JP3367848B2 (en) | Test equipment for semiconductor devices | |
JP3871384B2 (en) | Defect analysis memory for semiconductor memory test equipment | |
US7757133B1 (en) | Built-in self-test hardware and method for generating memory tests with arbitrary address sequences | |
US7681096B2 (en) | Semiconductor integrated circuit, BIST circuit, design program of BIST circuit, design device of BIST circuit and test method of memory | |
JPH0917197A (en) | Method and equipment for testing semiconductor memory | |
EP0699999B1 (en) | Memory architecture for automatic test equipment using vector module table | |
US6711705B1 (en) | Method of analyzing a relief of failure cell in a memory and memory testing apparatus having a failure relief analyzer using the method | |
JPS62263475A (en) | Memory testing apparatus | |
JP3923428B2 (en) | Memory defect repair analysis processing method and memory test apparatus for implementing the method | |
US6490700B1 (en) | Memory device testing apparatus and data selection circuit | |
JP3819056B2 (en) | Memory architecture for automated test equipment using vector module tables | |
US6158037A (en) | Memory tester | |
JP4183854B2 (en) | Memory test equipment | |
JPH0258800A (en) | Circuit and system for on-chip test for semiconductor memory | |
JPH0877796A (en) | Semiconductor memory | |
JPH04251355A (en) | Memory test system |