JPS62262165A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS62262165A JPS62262165A JP61103888A JP10388886A JPS62262165A JP S62262165 A JPS62262165 A JP S62262165A JP 61103888 A JP61103888 A JP 61103888A JP 10388886 A JP10388886 A JP 10388886A JP S62262165 A JPS62262165 A JP S62262165A
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- Pending
Links
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- 238000012806 monitoring device Methods 0.000 claims description 9
- 238000012360 testing method Methods 0.000 abstract description 15
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にバスクロック変動試
験を自動実行する情報処理装置に関する。
験を自動実行する情報処理装置に関する。
従来、情報処理装置において、その装置を構成する論理
素子の不良を摘出したり、あるいは、バスに接続された
プロセッサを含む各種入出力制御装置、主記憶装置の動
作マージン不良を摘出する方法として、動作クロックを
若干変動させて動作試験を行う方法は一般に知られてい
る。特に間欠的に発生する比較的発生頻度の低い不具合
現象に対して、不良部分を指摘する場合に、有効である
ことも知られている。
素子の不良を摘出したり、あるいは、バスに接続された
プロセッサを含む各種入出力制御装置、主記憶装置の動
作マージン不良を摘出する方法として、動作クロックを
若干変動させて動作試験を行う方法は一般に知られてい
る。特に間欠的に発生する比較的発生頻度の低い不具合
現象に対して、不良部分を指摘する場合に、有効である
ことも知られている。
一般に上記試験方法はクロックマージン試験と呼ばれ、
当該試験を実施することで、動作の安定性、すなわち半
導体素子の遅延特性のバラツキ等による誤動作の要因が
ないことを保証することシてもなり、予防保守的に実施
される。
当該試験を実施することで、動作の安定性、すなわち半
導体素子の遅延特性のバラツキ等による誤動作の要因が
ないことを保証することシてもなり、予防保守的に実施
される。
しかし、従来この種の情報処理装置、特に中。
小型の情報処理装置においては、前記クロックマージン
試験を手動操作かもしくは特殊測定工具を用いて行うに
すぎなかった。すなわち、当該情報処理装置内のクロッ
ク源を手動で切替えるか、または、外部から印加させる
ことで、情報処理装置全体の動作を確認せざるを得なか
った。
試験を手動操作かもしくは特殊測定工具を用いて行うに
すぎなかった。すなわち、当該情報処理装置内のクロッ
ク源を手動で切替えるか、または、外部から印加させる
ことで、情報処理装置全体の動作を確認せざるを得なか
った。
上述した従来の情報処理装置のクロックマージン試験方
法は９手動操作のため、少くとも通常運転中にある情報
処理装置を一旦停止させ業務を中断して試験するという
運用上の問題点がある。
法は９手動操作のため、少くとも通常運転中にある情報
処理装置を一旦停止させ業務を中断して試験するという
運用上の問題点がある。
本発明によると、２つ以上のクロック発生回路と、前記
クロック発生回路の出力のうち任意の１つを選択しうる
セレクト回路と、前記セレクト回路の出力をもってバス
クロックとしてバスに供給するバスクロック回路と、プ
ロセッサからの命令によりバスクロック切替え情報を受
信する命令受信回路と、前記命令受信回路の出力とバス
からの初期化信号とウォッチドッグタイマ回路の出力と
から前記セレクト回路に切替信号を印加する選択制御回
路とを含むバス監視装置を有することを特徴とする情報
処理装置が得られる。
クロック発生回路の出力のうち任意の１つを選択しうる
セレクト回路と、前記セレクト回路の出力をもってバス
クロックとしてバスに供給するバスクロック回路と、プ
ロセッサからの命令によりバスクロック切替え情報を受
信する命令受信回路と、前記命令受信回路の出力とバス
からの初期化信号とウォッチドッグタイマ回路の出力と
から前記セレクト回路に切替信号を印加する選択制御回
路とを含むバス監視装置を有することを特徴とする情報
処理装置が得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のバス監視装置の主要部分の一例を示すブロック
図である。
第１図のバス監視装置の主要部分の一例を示すブロック
図である。
第１図において、１はプロセッサ、２は主記憶装置、３
は各種入出力装置、４はバス監視装置であシ、各々は単
一バス５を介してデータ送受が行なわれる。また１０１
は複数のクロック発生回路。
は各種入出力装置、４はバス監視装置であシ、各々は単
一バス５を介してデータ送受が行なわれる。また１０１
は複数のクロック発生回路。
１０２はセレクト回路、１０３はバスクロック回路、１
０４は命令受信回路、１０５はウォッチドッグタイマ回
路、１０６は選択制御回路である。
０４は命令受信回路、１０５はウォッチドッグタイマ回
路、１０６は選択制御回路である。
この実施例の情報処理装置はバス監視回路４からバス５
上に印加されるクロックを基準にすべてのデータ送受の
動作が行なわれるものであり２通常すなわち初期状態に
おいては、あら力）しめ定められた規定の周波数のクロ
ックに同期して動作する。
上に印加されるクロックを基準にすべてのデータ送受の
動作が行なわれるものであり２通常すなわち初期状態に
おいては、あら力）しめ定められた規定の周波数のクロ
ックに同期して動作する。
以下に１本発明の情報処理装置において、クロックマー
ジン試験を実施する際の動作について主に説明する。
ジン試験を実施する際の動作について主に説明する。
第２図は第１図のバス監視装置４の構成をより詳細に説
明するための図である。なおこのバス監視装置ｊｉ４は
本発明に関係ある部分のみを図′示しである。
明するための図である。なおこのバス監視装置ｊｉ４は
本発明に関係ある部分のみを図′示しである。
第２図で１０１−１はクロック発生回路の１つで。
通常動作に必要な周波数のバスクロックを発生するもの
とする。Ｌｏｔ−２，１０１−３は各々同じくクロック
発生回路の１つで、前記クロック発生回路１０１−１の
見損周波数に対してそれぞれ例えば＋１０俤、−１０チ
高いか低い周波数の−ぐスフロックを発生するものとす
る。１０２はセレクト回路で。
とする。Ｌｏｔ−２，１０１−３は各々同じくクロック
発生回路の１つで、前記クロック発生回路１０１−１の
見損周波数に対してそれぞれ例えば＋１０俤、−１０チ
高いか低い周波数の−ぐスフロックを発生するものとす
る。１０２はセレクト回路で。
信号１１ｊ！２２０．２２１よりの信号により、前記ク
ロック発生回路１０１−１．１０１−２．１０１−３の
１つを選択する機能を有す。１０３はバスクロック回路
で、前記選択されたクロック信号をバスに供給するため
のドライバ回路、スキュー補正回路を含む。
ロック発生回路１０１−１．１０１−２．１０１−３の
１つを選択する機能を有す。１０３はバスクロック回路
で、前記選択されたクロック信号をバスに供給するため
のドライバ回路、スキュー補正回路を含む。
さらに２０１はバスドライバレシーバ回路。
２０２はバス制御回路、２０３は命令デコーダ回路で９
以上によりプロセッサからの命令を解釈する命令受信回
路（第１図の１０４）を構成する。
以上によりプロセッサからの命令を解釈する命令受信回
路（第１図の１０４）を構成する。
また、１０５はウォッチドッグタイマ回路で。
定期的に本回路に信号が印加されるものとし、万一動作
不良でプロセッサ小らの信号印加が断たれたときにアラ
ーム信号を発生するものである。
不良でプロセッサ小らの信号印加が断たれたときにアラ
ーム信号を発生するものである。
一方、２０４は選択信号デコーダ回路１２０５゜２０６
は各々信号線２２０．２２１に対応するフリップ・フロ
ップであり１以上で選択制御回路（第１図の１０６）を
構成する。信号線２２２は初期化信号線で、バスから供
給され、また２０７はオアゲートである。
は各々信号線２２０．２２１に対応するフリップ・フロ
ップであり１以上で選択制御回路（第１図の１０６）を
構成する。信号線２２２は初期化信号線で、バスから供
給され、また２０７はオアゲートである。
次にこの実施例の動作を説明する。電源投入時等初期状
態においては、フリップ・７０ツブ２０５゜２０６は各
々リセットされ、信号線２２０ｓ ２２１によりクロッ
ク発生回路１０１−１の出力がバス５に印加され、バス
５上の全装置は通常の動作を行う。
態においては、フリップ・７０ツブ２０５゜２０６は各
々リセットされ、信号線２２０ｓ ２２１によりクロッ
ク発生回路１０１−１の出力がバス５に印加され、バス
５上の全装置は通常の動作を行う。
さて、当該クロックマージン試験を行う際ゾロセッサ１
は、プログラム命令によシバス監視装置４に対し、クロ
ック周波数の変更９例えば＋１０％又は−１０チの変更
を指示する。前記命令は命令ｒコーダ回路２０３９選択
信号デコーダ回路２０４によりフリップ・フロップ２０
５，２０６のいずれかをセットし、クロック発生回路１
０１−２又は１０１−３のいずれか対応する方のクロッ
ク信号が選択され、バス５に供給される。
は、プログラム命令によシバス監視装置４に対し、クロ
ック周波数の変更９例えば＋１０％又は−１０チの変更
を指示する。前記命令は命令ｒコーダ回路２０３９選択
信号デコーダ回路２０４によりフリップ・フロップ２０
５，２０６のいずれかをセットし、クロック発生回路１
０１−２又は１０１−３のいずれか対応する方のクロッ
ク信号が選択され、バス５に供給される。
このとき、クロック信号の切替時の位相ｙ４整が必要に
なり９選択信号デコーダ回路２０４の出力によりバスク
ロック回路１０３はチャツタ等の不正パルスを出さない
よう、最小・やルス間隔を保証するよう機能する。
なり９選択信号デコーダ回路２０４の出力によりバスク
ロック回路１０３はチャツタ等の不正パルスを出さない
よう、最小・やルス間隔を保証するよう機能する。
以上によりクロック変更後の情報処理装置全体の動作に
異常がなければ、クロックマージン試験は終了されるが
、不幸にして動作不良が発生した場合は、プロセッサ１
のプログラム命令により。
異常がなければ、クロックマージン試験は終了されるが
、不幸にして動作不良が発生した場合は、プロセッサ１
のプログラム命令により。
ウォッチドッグタイマ回路１０５への信号が断たれ、ア
ラーム信号が出力される。アラーム信号は信号線２２３
によシオアダート２０７に印加さ札初期化時と同様、ク
ロック発生回路１０１−１を選択するよう機能する。よ
って正常に試験が実行されたならば、このとき当該情報
処理装置はその時点でクロックマー・シンは充分であり
、予防保守としても実施されたことになる。また、エラ
ーがあった場合はクロックマージンの不足している部分
を事前に把握できるので障害発生を未然に防ぐことがで
きる。
ラーム信号が出力される。アラーム信号は信号線２２３
によシオアダート２０７に印加さ札初期化時と同様、ク
ロック発生回路１０１−１を選択するよう機能する。よ
って正常に試験が実行されたならば、このとき当該情報
処理装置はその時点でクロックマー・シンは充分であり
、予防保守としても実施されたことになる。また、エラ
ーがあった場合はクロックマージンの不足している部分
を事前に把握できるので障害発生を未然に防ぐことがで
きる。
本発明は２以上説明したように、情報処理装置自身の命
令実行により、自らのバスクロックを制御することで自
動的に、且つ定期的にクロックマージン試験を実施し２
機能動作の安定性を確認し。
令実行により、自らのバスクロックを制御することで自
動的に、且つ定期的にクロックマージン試験を実施し２
機能動作の安定性を確認し。
不具合を事前に発見できるという効果がある。
第１図は本発明の一実施例のブロック構成図。
第２図は第１図のバス監視装置の主要部分の１例のブロ
ック構成図である。 １・・・プロセッサ、２・・・主記憶装置、３・・・入
出力装置、４・・・バス監視装置、５・・・バス、１０
１・・・クロック発生回路、 １０２−・・セレクト回
路、１０３・・・バスクロック回路、１０４・・・命令
受信回路。 １０５・・・ウォッチドッグタイマ回路、１０６・・・
選択制御回路、２０１・・・バスドライバレシーバ回路
。 ２０２・・・バス制御回路、２０３・・・命令デコーダ
回路、２０４・・・選択信号デコーダ回路、２０５゜２
０６・・・フリップ・７０ツブ、２０７・・・オアゲー
ト。 第１図
ック構成図である。 １・・・プロセッサ、２・・・主記憶装置、３・・・入
出力装置、４・・・バス監視装置、５・・・バス、１０
１・・・クロック発生回路、 １０２−・・セレクト回
路、１０３・・・バスクロック回路、１０４・・・命令
受信回路。 １０５・・・ウォッチドッグタイマ回路、１０６・・・
選択制御回路、２０１・・・バスドライバレシーバ回路
。 ２０２・・・バス制御回路、２０３・・・命令デコーダ
回路、２０４・・・選択信号デコーダ回路、２０５゜２
０６・・・フリップ・７０ツブ、２０７・・・オアゲー
ト。 第１図
Claims (1)
- １、２つ以上のクロック発生回路と、前記クロック発生
回路の出力のうち任意の１つを選択しうるセレクト回路
と、前記セレクト回路の出力をもってバスクロックとし
てバスに供給するバスクロック回路と、プロセッサから
の命令によりバスクロック切替え情報を受信する命令受
信回路と、前記命令受信回路の出力とバスからの初期化
信号とウォッチドッグタイマ回路の出力とから前記セレ
クト回路に切替信号を印加する選択制御回路とを含むバ
ス監視装置を有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103888A JPS62262165A (ja) | 1986-05-08 | 1986-05-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103888A JPS62262165A (ja) | 1986-05-08 | 1986-05-08 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62262165A true JPS62262165A (ja) | 1987-11-14 |
Family
ID=14365965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61103888A Pending JPS62262165A (ja) | 1986-05-08 | 1986-05-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62262165A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084441A (en) * | 1996-07-30 | 2000-07-04 | Nec Corporation | Apparatus for and method of processing data |
| GB2404047A (en) * | 2003-06-26 | 2005-01-19 | Hewlett Packard Development Co | System for frequency margin testing of a computer. |
| US7400996B2 (en) | 2003-06-26 | 2008-07-15 | Benjamin Thomas Percer | Use of I2C-based potentiometers to enable voltage rail variation under BMC control |
| US7493226B2 (en) | 2003-06-26 | 2009-02-17 | Hewlett-Packard Development Company, L.P. | Method and construct for enabling programmable, integrated system margin testing |
| WO2009041728A1 (ja) * | 2007-09-28 | 2009-04-02 | Fujitsu Ten Limited | ドライブレコーダ |
-
1986
- 1986-05-08 JP JP61103888A patent/JPS62262165A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084441A (en) * | 1996-07-30 | 2000-07-04 | Nec Corporation | Apparatus for and method of processing data |
| GB2404047A (en) * | 2003-06-26 | 2005-01-19 | Hewlett Packard Development Co | System for frequency margin testing of a computer. |
| US7400996B2 (en) | 2003-06-26 | 2008-07-15 | Benjamin Thomas Percer | Use of I2C-based potentiometers to enable voltage rail variation under BMC control |
| US7437258B2 (en) | 2003-06-26 | 2008-10-14 | Hewlett-Packard Development Company, L.P. | Use of I2C programmable clock generator to enable frequency variation under BMC control |
| US7493226B2 (en) | 2003-06-26 | 2009-02-17 | Hewlett-Packard Development Company, L.P. | Method and construct for enabling programmable, integrated system margin testing |
| WO2009041728A1 (ja) * | 2007-09-28 | 2009-04-02 | Fujitsu Ten Limited | ドライブレコーダ |
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