JPS62259169A - デイジタル信号処理プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はマイクロ命令で動作し高速処Ｗを行うディジ
タル信号処理プロセッサ（ＤＳＰ）に関するものである
。

「従来の技術」 従来のディジタル信号処理プロセッサ（ＤＳＰ　）のハ
ードウェア構成の分Ａは、以下の３通シがある。

その１はハードウェア構成の専用設計によシディジタル
フィルタ、エコーキャンセラー等の特定機能を実現する
ものであシ、性能、実装上は効果があるが、機能追加・
修正および他の機能への適用等が出来ない欠点がある。

その２は汎用のＤＳＰによシ、特定様能を実現するもの
であシ、価格、実装、機能の追加・修正およびＣ；１発
支援ツール環境上は効果があるが、処理速度、データ転
送能力およびデータポートの多チャネル化等に関して欠
点がある。

その３はその１とその２との組合せによシ、特定機能の
ＤＳＰシステム１実現するものであ夛、価格、データ転
送能力、データポートの多チャネル化、機能の追加・修
正上は効果があるが、実装、開発支援ツール環境等の欠
点がある。

さらに、ＤＳＰの本質的特徴である乗算器であるが、演
算アルゴリズムや素子技術によシ、演算速度に限界が存
在し、ＤＳＰシステムのサイクルを高速化することが難
しい。

以上よシ、従来ＤＳＰの問題点は、 専用化によシ、機能の追加・修正が困難、開発支援ツー
ル環境の悪さ、汎用化によυ、入出力ポートのデータ転
送能力の不足、および現状１）ＳＰの乗算器の演算能力
の限界等がある。

−次元プレイ型プロセッサへのマイクロ命令供給方式に
は従来には以下の２点がある。

■ＳＩＭＤ型：パス型上パスＰＥに同−命令を供給する
方式、■ＭＩＭＤ：５：各Ｐ′Ｅにマイクロプログラム
を内蔵し、自らマイクロ命令を供給する方式、とがある
。

■は各ＰＥへのｉイクロ命令供給制御の簡単化が図られ
、ハードウェア松二成が簡素化する。また、全ＰＥが同
一動作する８１ｈＭ）型処理に達する利点がある。しか
し、ＭＩＭＤ　（Ａなるデータ異なる処理）、ＭＩＳＤ
　（同−ｆ−タ異なる処理）型処理に不適であシ、パス
結合のため、多くのＰＬが接続されると、パスサイクル
の周期が大きくなシ、マイクロ命令の転送レートの向上
が望めない。

■は谷ＰＥへの起動タイミングのみ考慮すれば容易にＭ
Ｉ卸型の処理を実現できる。しかし、各ＰＥはマイクロ
プログラムとそのシーケンサを持ち、システム全体では
ハードウェア増、ＰＥと外部回路とのインタフェースで
のタイミング制御の複雑化、を招く。

この発明の第１の目的は乗算器の演算能力の限界および
入出力ポートのデータ転送能力の不足の点を解決し、デ
ィジタル信号処理の高速化が可能なディジタル信号処理
プロセッサを提供することにある。

この発明の第２の目的は前記第１の目的に加え命令の遅
延制御およびＰＥと外部回路とのタイミングの困難さを
解決し、−次元アレイ型デロセ。

すへのマイクロ命令供給を容易に、信頼性高く行うこと
ができるディジタル信号処理プロセ、すを提供するとと
にある。

ｒ問題点を解決するための手段」 駆１発明は諭埋演算である機能シーケンスを主に行うデ
ィジタル信号処理７’　Ｔ：Ｉセ、すＩ　（Ｉ）ＳＰＩ
）が。

規則的な算術演算する機能モジー−ル（自己相関係数、
ＦＦＴ、ディジタルフィルタ等）を実現するディジタル
信号処理プロセ、すＩＩ　（ＤＳＰＩＩ）とで階層化構
成をとることと、 そのＤＳＰＩは、演算とＩ／Ｏポート転送制御を同時に
行う要素デミセッサ（Ｐｒｏｃｅｓｓｉｎｇ　Ｅｌｅｍ
＠ｎｔ、以下ＰＩと記す）を相互に一次元プレイ状に配
列した構成を取シ、機能モジ、−ルの並列処理を行うこ
と、 の２点を最も主要な特徴とする。従来の技術とはディジ
タル信号処理プロセ、すの構成形態（ＤＳＰの一次元ア
レイ化）、Ｉｌｏ　／　−）転送制御能力（ＰＥは１対
のＩ／Ｏポート）、乗算能力（理論的にはＰＫ数倍向上
）およびディジタル信号処理のアルプリズム（ＰＥ間で
データ授受の規則化、各ＰＥのマイクを改良したものと
云える。

第２発明はマイクロ命令記憶系（マイクロプログラム、
シーケンサ）はＰＥ全体で単一であシ、各ＰＥは隣接Ｐ
ｇとマイクロ命令の転送路を持ち、更に、データ転送路
も各ＰＥ間で持ち、各ＰＥでのマイクロ命令に関する機
能ブロックはマイクロ命令解読器およびマイクロ命令の
遅延回路のみで良く、 マイクロ命令を各ＰＥ間でジストリ、り的に転送するこ
との４点を最も主要な特徴とする。従来の技術とで、各
ＰＥに転送しながらマイクロ命令を駆動すること、マイ
クロ命令が遅延すること、の２点が異なる。

「第１実施例」 第１図は第１発明の実施例（第１実施例と記す）を示す
。この第１実施例はシステムインタフェース用パス１に
接続されたディジタル信号処理プロセッサ（ＤＳＰＩ）
２、入力ポートレジスタ■３−１、■３−２、出力ポー
トレジスタ３−３よシなる？−トレジスタ３．データパ
、ファＩ４−１、■４−２よりなるｆ−１／ｆ、７７４
．５−１〜５−Ｍ　ＯＭ個（ＤＰＥよシなるＤＳＰＩＩ
５．データバッファ４のデータ制御部６、ドライバー７
−１　、７−２よりなる双方向ドライバ７、ドライバ８
−１　、８−２とから成る双方向ドライバ８、ｆ−）９
．１１．１２よシなる。

入力ポートレジスタ３−１．入力ポートレジスタ３−２
、出力ポートレジスタ３−３とはそれぞれ結線２０−１
　、２０−２．２０−３で入力ポートレジスタ３−１と
データ制御部６とは結線２１で、入力ポートレジスタ３
−２と５−１のＰＥ〜５−ＭのＰＫとはそれぞれの結線
（パス線）　２２−１〜２２−Ｍ　　で、双方向ドライ
バ７とＰ　Ｅ　５−１とは結線２３−０で、ＰＥ５−１
とＰ　Ｅ　５−（ｉ＋１）とは結線２３−１　（但し、
ｌ＝１からＭ−１４で）で、Ｐ　Ｅ　５−Ｍと双方向ド
ライバ８とは結線２３−Ｍで、それぞれ接続されている
。データバッファｌは入力端子２４をもっている。デー
タバッファ！とｒ−ト９とは結線２５で、ｒ−ト９とド
ライバ７−１とは結線２６で、Ｊｙａ−）／Ｏとドライ
バ８−１とは結線２７で、ドライバ８−２とゲート９、
ゲート１１とはそれぞれ結線２８−１．２８−２で、ｒ
−）１１とデータバッファ■４−２とは結線２９で、デ
ータバッファ■４−２と出力ポートレジスタ３−３、ｒ
−ト９、ｒ−）／Ｏとはそれぞれ結線３０−１．３０−
２．３Ｏ−３−ｔ’、トライバ７−２とグー）／Ｏ、ダ
ート１１とはそれぞれ結線３１−１．３１−２で接続さ
れている。ＰＥ５−１〜Ｐ　Ｅ　５−Ｍの結線３２−１
〜３２−Ｍはワイヤードオアされて出力４−トレジスタ
３−３と接続され、データ制御部６とゲート１１とは結
線３３で、データ制御部６とｆ−）９とは結線３４、デ
ータ制御部６とｒ−）　／Ｏとは結線３５で、データ制
御部６と双方向ドライバ７とは結線３６で、データ制御
部６と双方向ドライバ８とは結線３７で、データ制御部
６とデータバッファＩ４−１とは結線３８で、データ制
御部６とデータバッファ■４−２とは結線３９で接続さ
れている。

ポートレジスタ 第２図は、第１図中のポートレジスタ３に関する機能の
ＢＩＴ割付けを示し、ＤＳＰＩからＰＥへのインタフェ
ースとしての入力ポートレジスタ！３−１のＢＩＴ３１
はデータバッファ■の読出しの開始指示、ＢＩＴ３０は
データバッファｌの読出し終了指示、ＢＩＴ２９からＢ
ＩＴ　１９はデータバッファｌ用開始アドレス、ＢＩＴ
１８．１７．１６はデータバッファＩＩに対してそれぞ
れ書込み指示、読出し指示、読出しまたは書込みの終了
指示、ＢＩＴ　１５　、１４はゲート９用の制御情報、
ＢＩＴ　１３はｒ−）／Ｏ月の制御情報、ＢＩＴ　）　
２はｆ−）１１用の制御情報、ＢＩＴｌｌ、／Ｏはそれ
ぞれ双方向ドライバ７．８の情報、ＢＩＴ　９〜ＢＩＴ
　１はデータバッファｌ用開始アドレス、ＢＩＴＯはデ
ィジタル信号処理プロセ、す内のリセット機能を示す。

ＤＳＰ　ＩからＰＫへのインタフェースとしての入力？
−トレジスタ■３−２において、ＢＩＴ　３１〜ＢＩＴ
　２６はＰＥアドレス（但し、全ＢＩＴがＯの場合、全
ＰＥを指定）、ＢＩＴ　２５はＰＥの作動開始の指示、
ＢＩＴ　２４はＰＥの作動終了の指示、ＢＩＴ２３〜Ｂ
ＩＴ　１２は各ＰＫへのマイクロプログラムの開始アド
レス、ＢＩＴＩＩ〜ＢＩＴ　６はループカウンタＩ用の
値、ＢＩＴ　１５〜ＢＩＴ　Ｏはループカウンタ■用の
値をそれぞれ示す。

ＰＥからＤＳＰＩへのインタフェースとしての出力ポー
トレジスタ３−３において、ＢＩＴ　３１〜ＢＩＴ２４
１でをステータス情報に割り当て、この例では、ＢＩＴ
　３１にマイクロ命令のノぐリティエラー。

ＢＩＴ　３０にＡＬＵ　（加算器）の演算エラー、ＢＩ
Ｔ　２９には乗算器のエラー、ＢＩＴ　２８にはＰＥか
らのマイクロプログラムの終了割込みを、ＢＩＴ２３〜
ＢＩＴＯＫはデータバッファ■から読出したデータが、
それぞれ格納される。但し、これらのＢＩＴは全ＰＥで
ワイヤードオアされて、入力されてくる。

第３図は、データ制御部６とデータバッファ４との関連
で、データバッファ４−１　、４−２をそれぞれブレー
クダウンした図である。

データバッファ４−１は＋１歩進機能を持つアドレスカ
ウンタ１４−１　、メモリＩ　１４−１−２、入力レジ
スタ１４−１−１、出力レジスタ１４−１−４よシなる
。アドレスカウンタ１４−１−１とメモリＩとは結線３
９で、入力レジスタ１４−１−３とメモリＩとは結線４
０で、メモリｌと出力レジスタ１４−１−４とは結線４
１で接続される。データ制御部６よシデータパプフ７１
４−１への制御信号線３８−１が設けられ、データ制御
部６とアドレスカウンタ１４−１−１とはｆＲａ３８−
２で接続される。データバッファ４−２は＋１歩進機能
を持つアドレスカウンタ１４−２−１、メモリＩｆ　１
４−２−２、入力レジスタ１４−２−３、出力レジスタ
１４−２−４よシなる。アドレスカウンタ１４−２−１
とメモリ■とは結線４２で、入力レジスタ１４−２−３
とメそり■とは結線４３で、メモリ■と出力レジスタ１
４−２−４とは結線４４で接続され、データ制御部６は
データバッファ１４−２へ対する制御信号ｉ！１９３９
−１が接続され、またデータ制御部６とアドレスカウン
タ１４−２−１とは結ｆｆｌ　３９−２で接続される。

全体の流れ ホストフンピユータ（上位電子計Ｘ機）からの指令をシ
ステムインタフェース用パス１を介して、ＤＳＰＩは受
は取り、その指令を機能モジ、−ル（ディジタル信号処
理においては、相関分析、ＦＦＴ（高速フーリエ変換）
、ディジタルフィルタ等）に分解し、この機能モジュー
ル間のシーケンス制御をＤＩＰ　Ｉで行い、各機能モジ
、−ルを複数のＰＥで、行う、このため、ＤＳＰ　Ｉは
複数のＰ　Ｅ　ｔ−顎＋かすため、前本って入力ポート
レジスタ３−１に結線２０−１を介して制御情報、つま
シデータパ、ファ４の開始アドレス、ｆｆ−）９，／Ｏ
．１１の制御情報、双方向ドライバ７．８の制御情報を
七、トする。これＫよプ、入力ポートレジスタＩのＢＩ
Ｔ　１５　、１４がそのまま結線３４を介して？−）９
を制御して、＃線２５を介してのデータバッファＩの内
容か、結線３０−２を介してのデータ制御部ｙｕの内容
か、結線２８−２を介してのＰ　Ｅ　５−Ｍの内容か、
のいずれかが結線２６上に出力される状態にセ、トシて
おく、入力ポートレジスタｌのＢＩＴ　１３がそのまま
結線３５を介してｒ−）／Ｏを制御して、結線３０−３
を介してのデータバッファ■の内容か、結線３１−１を
介してのＰ　Ｅ　５−１の内容、のいずれかが結線２７
上に出力される状態にセ、トシておく。

入力ポートレジスタ■のＢＩＴ　１２がそのまま結線３
３を介して？−）１１を制御して、結線２８−１を介し
てのＰ　Ｅ　５−Ｍの内容、結線３１−２を介してのＰ
　Ｅ　５−１の内容、のいずれかが結線２９上に出力さ
れる状態にセ、トシておく。入力ポートレジスタＩのＢ
ＩＴ　１１がそのまま結線３６を介して双方向ドライバ
７を制御して、そのドライバ７−１またはドライバ７−
２のいずれかを有効にセ、トシておく。入力ポートレジ
スタＩのＢＩＴ　／Ｏがそのまま結線３７を介して双方
向ドライバ８を制御して、そのドライバ８−１またはド
ライバ８−２のいずれかを有効にセ、トシておく。

これらのセット後、入力データが結線２４からまえもっ
て取シ込まれているデータパ、ファ■の胱出しを開始し
、結線２５、ｒ−ト９、結線２６、ドライバ７−１、結
線２３−Ｏを介してＰ　Ｅ　５−１に供給すると同時に
、同一のマイクロプログラムが動作する各Ｐ　Ｅ　５−
１〜５−Ｍへの起動を結線２２で制御する。この時、こ
の起動タイミング、つまシ入力ホートレジス／　ＩＩ（
７）ＢＩＴ　３１〜ＢＩＴ　２６７）Ｐ　Ｅアドレスの
与え方をずらすことＫよ、９、ＰＥ５−１〜５−Ｍ　間
テマイクロ命令レベルのパイプライン処理を施すことに
なり、全Ｐ　Ｅ　５−１〜５−Ｍの起動終了はＤＳＰ　
１の介在を必要とせず、各Ｐ　Ｅ　５−１〜５−Ｍは自
律的動作に入る。ＰＥの動作終了は、Ｐ　Ｅ５−１〜５
−Ｍ中殻も早くプログラム終了、つ！り出力ポートレジ
スタＢＩＴ　２８に１を立てたタイミングで１）ＳＰ　
Ｉに割込み、所定の遅延後、入力ポートレジスタ３−２
のＢＩＴ　２４を１にして終了動作を行う。

各Ｐ　Ｅ　５−１〜５−Ｍは演算結果をＰＥ制御のもと
で、ＰＥ間転送され、Ｐ　Ｅ　５−１　、又はＰ　Ｅ　
５−Ｍを介してデータパ、ファＨに格納し、これによシ
結線３０−１　、出力ポートレジスタ３−３のＢＩＴ　
２３〜ＢＩＴ　Ｏを通してＤＳＰ　Ｉへ移送する。

第４図は、単体のＰＥの構成を示す。ＰＥはマイクロ命
令を格納しているメモリｆｌｌ１５２、メモリｍ５２の
アドレスレジスタ５３、メモリＩ！［５２の出力レジス
タ５４、メモリ１１Ｉ５２用の＋１歩進機能を持つアド
レスカウンタ５５、メモリ［５２に対するアドレス退避
レジスタ１５６、アドレス退避レジスタ１５７、−１歩
進機能を持つループカウンタＩ５８、−１歩進機能を持
つルーグカクン　１り１１５９、ＰＩ全全体制御を行う
制御部６０．ＰＥの基板アｒレス用のＤＩＰスイッチ６
１．出力レジスタ５４０マイクロ命令を解読するデコー
ダー、ダート６３．６４．データを格納するメモリＦ／
６５、メモリＩＶ６５用の＋１歩進機能を持つアｒレス
カウ／り６６、メモリ■用の入力レジスタ６７、レジス
タ■６８、レジスタ■６９、レジスタＩとレジスタ■と
レジスタ■とレジスタ■とレジスタＶとを内蔵するレジ
スタファイル７０．レジスタＴＨ７１、レジスタＴＲｌ
７２、レジスタＴＲｌ１７３、レジスタ１−１７４、レ
ジスタ２−Ｉ　７５、コンノーレータ７６、レジスタＡ
７７、レジスタＢ７８、シフタ７９、ＡＬＵ　（演算器
）８０、乗算器８１、ダート８２〜９２、双方向ドライ
バ９３，９４、Ａバス９５、Ｂパス９６を備える。

入力ポートレジスタ３−２のＢＩＴ　３１〜２６と制御
部６０とは結線９７で、入力ポートレジスタ３−２のＢ
ＩＴ　２５と制御部６０とは結線９８で、入力ポートレ
ジスタ３−２のＢＩＴ　２４と制御部６０とは結＠９９
で、入力ポートレジスタ３−２のＢＩＴ２３〜１２とゲ
ート６３とは結線／Ｏ０で、入力ポートレジスタ３−２
のＢＩＴ　１１〜６とループカウンタ１５８とは結線／
Ｏ１で、入力−一トレゾスタ３−２の酊Ｔ５〜１とルー
プカウンタ［５９とは結線／Ｏ１で、？−）６３とアド
レスカウンタ５５とは結線／Ｏ３で、アドレスカウンタ
５５とアドレスレジスタ５３とは結ｉｌ　／Ｏ４−１で
、アドレスカウンタ５５とアドレス退避レジスタ１５６
とは結線／Ｏ４−２で、アドレスカウンタ５５とアドレ
ス退避看ハフ−５１Ｊ　ＩＴ　ｔ：り３−）＋奮七鎗／
ＯＡ−Ｑで−シキＩＩ　ｍ凡９とアドレスレジスタ５３
とは結線／Ｏ５で、メそりＩＩ［５２と出力レジスタ５
４とは結線／Ｏ６で、出力レジスタ５４とデコーダ６２
とは結線／Ｏ７−１で、出力レジスタ５４とゲート８２
とは結１１／Ｏ７−２で、出力レジスタ５４とゲート８
３とは結線／Ｏ７−３で、アドレス退避レジスタ１５６
とｒ−）６４とは結線／Ｏ８で、アドレス退避レジスタ
■５７とゲート６４とは結線／Ｏ９で、ｒ−トロ４とｆ
−）６３とは結線１／Ｏで、ループカウンタ！５８と制
御部６０とは結線１１１で、ループカウンタ１１５９と
制御部６０とは結線１１２で、制御部６０とＤＩＰスイ
ッチ６１とは結線１１３でそれぞれ接続されている。デ
コーダ６２から制御信号１ｆｓ１１４が出ている。

ゲート８２とアドレスカウンタ６６とは結線１１５で、
アドレスカウンタ６６とメモリＩＶ６５とは結線１１６
で、ｆｆ　−）　８３と入力レジスタ６７とは結線１１
７で、入力レジスタ６７とメモリＩＶ’６５とは結線１
１８で、メそりＩＶ６５とＡパス９５とは結線１１９で
、ｆｆ　−）　８５とレジスタ■６８とは結線１２０で
、レジスタ■６８とｆ−）８２・ゲート８３．ゲート８
６．Ａパス９５、Ｂノ々ス９６とはそれぞれ結線１２１
−１．１２１−２．１２１−３．１２１−４．１２１−
５で、ｒ−ト８７とｆｆ−）　８５　、レジスタ■６９
、レジスタファイル７０、レジスタＴＨ７１とはそれぞ
れ結１１１２２−１゜１２２−２．１２２−３．１２２
−４で、レジスタＶ１６９とゲート８６、Ａパス９５、
Ｂバス９６とはそれぞれ結線１２３−１゜１２３−２．
１２３−３で、レジスタファイル７０とＡノ々ス９５と
は結線１２４で、レジスタファイル７０とＢバス９６と
は結線１２５で、レジスタファイル７０とｒ−ト９１、
ゲート９２とはそれぞれ結線１２６−１．１２６−２で
、レジスタＴＨ７１とコンパレータ７６とは結線１２７
で、ドライノ々９３−１とグー）８７、ｆ−）８９、し
ｔメタ１−１７４とはそれぞれ結線１２８−１　、１２
８−２．１２８−３　Ｔ、ｆｆ　−ト８９とレジスタＴ
Ｒｌ７２、レジスタＴＲＩ［７３とはそれぞれ結ｉ　１
２９−１．１２９−２で、レジスタＴＲｌ７２とゲート
９０とは結線１３０で、レジスタＴＲＩ［７３とｒ−）
　９０とは結線１３１で、ゲート９０とグー４９１．ｒ
−ト９２とはそれぞれ結線１３２−１゜１３２−２で、
レジスタ１−１７４とゲート９１とは結、１１１３３で
、ドライバ９４−２とレジスタ２−１７５、デート８９
．ゲート８７とはそれぞれ結線１３４−１゜１３４−２
．１３４−３で、レジスタ２−Ｉ　７５とｒ−ト９２と
は結線１３５で、ゲート９１とドライバ９４−１とは結
線１３６で、ｆ−）９２とドライバ９３−２とは結＋１
３１１３７で、Ａパス９５とレジスタＡ７７とは結線１
３８で、Ｂパス９６とレジスタＢ７８とは結線１３９で
、レジスタＡ７７とｆ−）８４とは結線１４０で、レジ
スタＢ７８とゲート８４とは結線１４１で、Ａパス９５
とシフタ７９とは結線１４２で、シフタ７９とＡＬＵ　
８０とは結線１４３で、Ｂパス９６とＡＬＵ　８０とは
結線１４４で、ＡＬＵ　８０とゲート８８、コンパレー
タ７６とはそれぞれ結線１４５−１，１４５−２で、Ａ
パス９５と乗算器８１とは結線１４６で、Ｂパス９６と
乗算器８１とは結線１４７で、乗算器８１とゲート８８
とは結線１４８で、ゲート８４とｒ−）８８とは結線１
４９で、ゲート８８とｆ−）８７とは結線１５０で、コ
ンパレータ７６とｒ−ト８４、デート８６とはそれぞれ
結線１５１−１，１５１−２でそれぞれ接続される。双
方向ドライバ９３．９４は双方向の同期転送式Ｉ／Ｏポ
ートとして動作する。

ＰＥ用マイクロ命令の種類とそのフォーマ、トを第５図
を用いて説明し、その後、第４図を用いて機能動作の説
明をする。

マイクロ命令Ａ２００のＢＩＴ３３，３２．３１はマイ
クロ命令のタイプを示し、ＢＩＴ　３０が１ならばメモ
リ１Ｖ６５のアドレスとしてそのマイクロ命令ＡのＢＩ
Ｔ　１２〜２までの値をＢＩＴ　２９が１ならばレジス
タ■６８の値を用いる。　ＢＩＴ　２８はマイクロ７６
０グラムの終了指示、ＢＩＴ２７は左右隣接転送用のレ
ジスタＴＲｌ７２、ＴＲｌ１７３の初期状態設定、ＢＩ
Ｔ　１８はマイクロ命令２００全体のＢＩＴ数に対する
パリティチェ、クビ、トである。ＢＩＴｌ、０はメモリ
■用アドレスのそれぞれループ制御のフラグを示す。

マイクロ命令Ｂ　２０１のＢＩＴ　３３　、３２　、３
１はマイクロ命令のタイプを示し、ＢＩＴ　２６〜１９
はメモＩＪ　ＩＶ　６５への格納すべき書込みデータ（
上位ＢＩＴの方）を、ＢＩＴ　１８はマイクロ命令２０
１全体のＢＩＴ数に対するノ々リティチェ、クビ、トで
らシ、ＢＩＴ　１５〜２はメモ＋３　■６５への格納す
べき書込みデータ（下位ＢＩＴの方）を、ＢＩＴ　１　
、０はメモＩＪ　ＩＩＩ用アｒレスのそれぞれループ制
御のフラグを示す。

マイクロ命令Ｃ２０２のＢＩＴ　３３　、３２はマイク
ロ命令のタイプを示し、ＢＩＴ３１は１ならばメモリＩ
Ｖ６５の書込みデータとしてレジスタ■６８の内容が、
０ならばメモリＩＩ　１４−２−２の内容がＡパス９５
にとシこまれる５ＢＩ７３０〜２５は左隣接ＰＥ用の転
送フィールドであｆｉ、ＢＩＴ３０〜２９は転送そ−ド
であシ、ＢＩＴ　２８〜２５は送受信データの格納場所
であるレジスタを示す。ＢＩＴ　２４〜１９！′ｉ右隣
接ＰＫ用の転送フィールドであシ、ＢＩＴ　２４〜２３
は転送モードであシ、ＢＩＴ　２２〜１９は送受信デー
タの格納場所であるレジスタを示す。

ＢＩＴ　１８はマイクロ命令２０２全体のＩＩＩＴｉｔ
２に対するパリティチェ、クビ、トである６ＢＩＴ１７
〜１５はＡパス９５に入力されるＡレジスタ、ＢＩＴ　
１４〜１２はＢパス９６に入力されるＢレジスタ、ＢＩ
Ｔ　１１〜９は演算された内容の格納場所を示すＤレジ
スタ、ＢＩＴ　８〜５は演算の内容を指示する演算子、
ＢＩＴ　４〜２は演算器（演算回路８０．乗算器８１）
の入力データであるＡパス９５の内容のシフト制御であ
り、ＢＩＴｌ、０はアドレスのそれぞれループ制御のフ
ラグ、を示す。

マイクロ命令Ｄ２０３のＢＩＴ３３．３２．３１はマイ
クロ命令のタイプを示し、ＢＩＴ　３０〜２５は左隣接
ＰＥ用の転送フィールドであシ、ＢＩＴ３０〜２９は転
送そ−ドであシ、ＢＩＴ　２８〜２５は送受信データの
格納場所であるレジスタを示す、　ＢＩＴ２４〜１９は
右隣接ＰＥ用の転送フィールドであシ、ＢＩＴ　２４〜
２３は転送そ−ドであシ、ＢＩＴ　２２〜１９は送受信
データの格納場所であるレジスタを示す。ＢＩＴ　１８
はマイクロ命令２０３全体のＢＩＴ数に対するパリティ
チェ、クビ、トである。　ＢＩＴ１７〜１５はＡパス９
５に入力されるＡレジスタ、ＢＩＴ　１４〜１２はＢパ
ス９６に入力されるＢレジスタ、ＢＩＴ　１１〜９は演
算された内容の格納場所を示すＤレジスタ、ＢＩＴ　８
〜５は演算の内容を指示する演算子、ＢＩＴ　４〜２は
演算器８０．８１の入力データであるＡパス９５の内容
のシフト制御であり、ＢＩＴＩ、Ｏはアドレスのそれぞ
れループ制御のフラグ、を示す。

マイクロ命令Ｅ２０４のＢＩＴ　３３　、３２　、３１
はマイクロ命令のタイプを示し、ＢＩＴ３０〜２５は左
隣接ＰＥ用の転送フィールドであシ、ＢＩＴ３０〜２９
は転送モードであり、ＢＩＴ　２８〜２５は送受信デー
タの格納場所のレジスタを示−ｉ、ＢＩＴ２４〜１９は
右隣接ＰＥ用の転送フィールドであシ、ＢＩＴ　２４〜
２３は転送モードであシ、ＢＩＴ　２２〜１９は送受信
データの格納場所を示すレジスタである。　ＢＩＴ　１
８はマイクロ命令２０４全体のＢＩＴ数に対するパリテ
ィチェ、クビ、トである。ＢＩＴ１７〜１５はＡパス９
５に入力されるＡレジスタ、ＢＩＴ　１４〜１２はＢパ
ス９６に入力されるＢレジスタ、ＢＩＴ　１１〜９はレ
ジスタＡ７７とレジスタ８７８との内容の大小比較を指
定する条件指冗、ＢＩＴ　８〜５は演算の内容を指示す
る演算子、ＢＩＴ４〜２は演算器８０，８１の入力デー
タであるＡパス９５の内容のシフト制御であシ、ＢＩＴ
　１　、０はアドレスのそれぞれループ制御のフラグ、
を示す。

但し、マイクロ命令のタイプフィールドがすべて０の場
合、オペレージ、ンはＮＯＰとして働く。

第６図は、各マイクロ命令を構成しているフィールドの
説明図であシ、３００はメモリｎ用のアドレスで、ＢＩ
Ｔ　１２がＭＳＢ％ＢＩＴ　２がＬＳＢを意味する。３
０１はメモリｎ用の書込みデータで、ＢＩＴ２６がＭＳ
Ｂ　、　ＢＩＴ　２がＬＳＢを意味する。３０２は転送
用でモードであシ、２　ＢＩＴの組合せで、双方向ドラ
イバ９３　、、９４を受信にしたシ、送信にしたシ、あ
るいは送受信を無効（ＨＩＧＨ５ＴＡＴＥ）にする。

３０３はモード３０２と左隣接または右隣接との組合せ
で送受信データの格納場所が異なる。レジスタフィール
ドの最上ＢＩＴが０の時、受信モードの時左右隣接共に
レジスタフィールドの残ｊｌ）　３　ＢＩＴの値のレジ
スタが選択され、受信データが格納される。但し、値が
０のときはＮＯＰとして？信データは格納されない。次
ぎに、レジスタフィールドの最上旧Ｔが１の時は、０の
場合の機能以外に、左右どちらか一方のみであるが、受
信データをレジスタＴＲ１またはレジスタＴＲ［Ｉに格
納する。この際、最初はレジスタＴＲＩに書込み、その
後はトグル形式で交互に切シ替えて格納していく。送信
モードには２つのモードがあシ、送信１、送信２とがあ
る。送信１において、レジスタフィールドの最上ＢＩＴ
　Ｆｉ無視し、はぼ受信モードと同じレジスタ”構成で
あるが、レジスタフィールドの下位３ＢＩＴがすべて１
の時はステータスレジスタが選択されて、ステータス情
報が外部へ転送される。送信２において、レジスタフィ
ールドの最上ＢＩＴがＯの時、左隣接ＰＥへの送信デー
タはレジスタ２−１から、右隣接ＰＥへの送信データは
レジスタ１＝ｌから、同時動作を許して転送される。こ
の際の下位３　ＢＩＴは意味がない。レジスタフィール
ドの最上ＢＩＴが１の時、左右隣接のどちらか一方が選
択され、最初はレジスタＴＲ）が読みだされ、その後は
、トグル形式で、レジスタＴＲＩＩと交互に切り替えて
読みだされる。

３０４．３０５．３０６は演算用のレジスタフイールド
であシ、その値がレジスタ番号を意味するが０の場合は
ＮＯＰを意味する。

３０７は演算器（ＡＬＵ８０．乗算器８１）に対するオ
ペレージ、ンを与えるフィールドであシ、このフィール
ドの最上ＢＩＴがＯの時は、ＡＬＵ　８０に、１の時は
乗算器８１に対するオペレージ、ンである。

３０８は演算器８０が固定小数点である場合に用いるシ
フト動作を指定するフィールドであり、実施例ではほん
の一例を示しである。

３０９はソーティングに用いる機能であシ、ＡＬＵ８０
の値とレジスタＴＨ７１の値の大小比較によってレジス
タ番号７ｔたはレジスタＢ７８の内容を演算器の出力と
して選択される。Ｒ６はレジスタＭ７Ｂの値、Ｒ７はレ
ジスタ■７７の値、ＴｈはレジスタＴＨ７１の値を示す
。

更に、レジスタ■６８またはレジスタＭ６９の内容がレ
ジスタ■６８に格納される。ＢＩＴ　９が１の時、ＡＬ
Ｕ　８０の値≦レジスタＴＨ７１の値では、演算器の出
力としてレジスタ人の値が、レジスタ■７７ＫＦｉレジ
スタ■７７の値が格納される。　ＡＬＵ　８０の値〉レ
ジスタＴＨ７１の値では、演算器の出力としてレジスタ
Ｂ７８の値が、レジスタ■７７にはレジスタＭ７Ｂの値
が格納される。ＢＩＴＩＯが１の時、ＡＬＵ８０の値≦
レジスタＴ　Ｈ７１の値では、演算器の出力としてレジ
スタＢ７８の値が、レジスタ■６８にはレジスタ■６９
の値が格納される。ＡＬＵ　８０の値〉レジスタＴＨ７
１の値では、演算器の出力としてレジスタＡ７７の値が
、レジスタ■６８にはレジスタ■６８の値が格納される
。但し、演算器の出力結果はＢＩＴ　１７〜１５で示さ
れるレジスタに格納される。

３／Ｏはループ制御用フィールドでろｊ９　、ＢＩＴＩ
が１でめればレベル１のＤｏループ（同−命令群ｔ−繰
返す）Ｋ入り、次ぎにＢＩＴＩが再び１になるとレペＮ
１のＤｏループから抜ける。ＢＩＴＯが１でｂれはレベ
ル２のＤＯループに入シ１次ぎに１がくるとレベル２の
Ｄｏループから孜ける。但し、マイクロ命令のシーケン
スにおいてネスティングはレベル２まで杆し、それぞれ
のレベルのＤｏループ数は１である。つまシ１つのＤＯ
／Ｉ／−！内に個のＤＯループの存在が許　さ、れるが
、その他のＤＯループ内にＤＯループの存在は許されな
い。

ＰＫのタイミング説明 第７図はＰＫに関するタイムチャートであシ、ＰＥは６
相のクロ、りを用いて動作する。４００は時刻ｔｌ〜ｔ
ｎを示し、時間幅はクロック相の周期に和尚する。４０
１〜４０６はクロック６１〜クロ、りｉ６．４０７はメ
モリＩ［Ｉ５２読出し、４０８はマイクロ命令実行、４
０９は転送動作、４／ＯはメモリＩＶ６５動作、４１１
は演算動作、４１２はソート動作、のそれぞれのタイム
チャートを示“す。特に、マイクロ命令ｌに関して説明
する。

■　マイクロ命令の読出し・実行はパイプライン処理を
する。このため、マイクロ命令ｌの読出しが時刻ｔ１で
開始され、時刻ｔ７で終了する、その直後読みだされた
マイクロ命令ｌが実行され、時刻ｔ１３まで続く、この
間欠のマイクロ命令２が進行してよみだされる。

■　転送方式は同期式とし、両隣接ＰＥの同時送受信を
可能とする。更に、１ステ、プ前のマイクロ命令の演算
結果を次のマイクロ命令で転送できること。このため、
制御の容易性・）１−ドウエアの削減を考慮して、時刻
ｔ７から時刻ｔ８にかけて左隣接Ｐｇの転送動作を行い
、時刻ｔ８から時刻ｔ９にかけて右隣接ＰＫの転送動作
を行い、分割転送方式とした。

■　１マイクロ命令内で、メモリｍｓ２を読出し、その
内容を演算できること。この之め、メモリｍＳ２の読出
しは時刻ｔ７から時刻ｔ９Ｋかけて行われ、演算動作４
１１の入力データとして間に合う様にする。

■　制御の簡素化を狙いに、１マイクロ命令の演算動作
はその前後のマイクロ命令の処理とオーパラ、デはしな
い。このため、演算動作４１１において、時刻ｔ９から
時刻ｔｌＯＫかけてＡパス９５とＢパス９６の選択（入
力データの確立）を行い、時刻ｔｌｏから時刻ｔ１２Ｋ
かけては演算器が働き、その結果を時刻ｔ１２から時刻
ｔ１３Ｋかけて所定レジスタに格納する。

■　ンーティシダ機能は１マイクロ命令内で実行できる
。このため、時刻ｔ１２から時刻ｔ１３にかけてノート
動作を完了する。

データバッファＩの状態遷移 ｖＸ８図はデータバッファＩ　１４−１をいかに制御す
るかを示した状態遷移図であり、入力ポートレジスタｌ
３−１からの情報を使用した制御を示す。

以下のＢＩＴの位置は入力ポートレジスタｌ　３−１の
ものである。

ＢＩＴ　Ｏ＝　１によシ状態はステータスＯになシ、Ｂ
ＩＴ　３１　＝　１になるまでその状態にとどま、９、
ＢＩＴ３１が１になるとステータスｌに遷移し、データ
バッファＩ　４−１とＰＥ５−１．又はＰＥ５−Ｍとの
データ転送タイミングの整合のため、所要クロ。

り数分ステータス１にとどまる。その後、ステータス２
に遷移する。クロ、りが入る度にメモリ１１４−１−２
の内容を出力レジスタ１４−１−４に格納し、メモリ■
用アドレスカウンタ１４−１−１１−＋１歩進させる。

但し、ＢＩＴ　３０　＝　１である場合は直ちにステー
タスＯに戻る。なお、ステータス１゜２でＢＩＴ　Ｏの
リセットが来たら、直ちにステータス０に戻る。

データバッファ■の状態遷移 第９図はデータバッファＩＩ　１４−２をいかに制御す
るかを示した状態遷移図であシ、入力ポートレジスタｌ
３−１からの情報を使用した制御をしめしている。以下
のＢＩＴの位置は入力ポートレジスタｌのものである。

ＢＩＴ　Ｏ＝　１によシ状態はステータスＯにな）、Ｂ
ＩＴ　ｌ　８　、１７　、１６のいずれかが１に成らな
い限り、その状態にとどまシ、ＢＩＴ　１８　＝　Ｉ　
Ｋ成ると、ステータス１ｆＣ４移し、結Ｉｆｓ２９から
のデータを入力レジスタ１４−２−３に覗込み、メモリ
■１４−２−２に書込む。更に、メモリ■用アドレスカ
クンタ１４−２−１を＋１歩進させる。ステータスｌで
はＢＩＴ　１８が１に成る毎に結線２９からのデータを
入力レジスタ１４−２−３に暇込み、メモリＩＩ　１４
−２−２に書込み、更に、メモＩＪ　ＩＩ用アドレスカ
ウンタ１４−２−１を＋１歩進させる。但し、ＢＩＴ　
１６が１にならない限９、ステータス１にとどまる。Ｂ
ＩＴ　１６が１になるとステータス０に戻る。

ＢＩＴ　Ｏ＝　Ｉ　Ｋよシ状態はステータスＯＫ＆ｊり
、ＢＩＴ　１８　、１７　、１６のいずれかが１に成ら
ない限シ、その休憩にとどまシ、ＢＩＴ１７＝１に成る
と、ステータス２に遷移し、メそすＩ　１４−２−２か
ら読み出し、その内容を出力レジスタ１４−２−４に格
納する。更に、メモリ■用アドレスカウンター１４−２
−１を＋１歩進させる。ステータスｌではＢＩＴ　１７
がＩＫ成る毎にメそり■から読み出し、その内容を出力
レジスタ１４−２−４に格納し、更に、メモリ■用アド
レスカウンタ１４−２−１　ｔ”＋１歩進させる。但し
、ＢＩＴ１６が１にならない限シ、ステータスｌにとど
まる。ＢＩＴ　ｌ　６が１になるとステータス０に戻る
。

なお、ステータス１９２においてＢＩＴ　Ｏ＝　１にな
るとステータスＯＫ戻る。

ＰＥ内の７−ケンス制御の状態遷移 第／Ｏ図はＰＥのシーケンス制御、特にマイクロｆログ
ラムのＤＯループ制御に関する状態遷移図であシ、初期
状態はステータスＯであシ、ステータスｌはマイクロ命
令動作中であシ、更に、Ｄ０ループに入るとステータス
２に入り、更にネスティングしてＤＯループに入るとス
テータス３に状！Ｉ″ｉ１移していく。ＩＡＣはアドレ
スカウンタ５５を、ＬＣＩはループカウンタ１５８ｔ−
１ＬＣ２はループカウンタ１１５９を、ＬＡＢ　１はア
ドレス退避レジスタ１５６を、ＬＡＢ　２はアドレス退
避レジスタＩ［５７を示す。

以下これを詳細に説明する。既に、入力ポートレジスタ
ｌｌ３−２によってリセットされているため、ステータ
ス０に状−態遷移している。そこで、ＰＥアドレスを伴
ってＢＩＴ　２５が指定されると、制御部６０は自分の
アドレスかｔｇ識するためＤＩＰスイッチ６１の内容と
比較して、一致していればステータス１に状態遷移して
以下の動作を進める。

但し、マイクロ命令のＢＩＴ　１　、０ｌ−ＬＣ１フラ
グ。

ＬＣ２フラグと、ここでは呼ぶ。

ＬＣＩフラグ、ＬＣ２フラグ共に００時はクロックが入
る度にメモＩＪ　ＩＩＩ　５２　？読出し、その内容を
結線／Ｏ６ｔ−介して出力レジスタ５４に格納し、アド
レスカウンタ５５ｉ＋１歩進させ、結！／Ｏ４−１ｔ−
介してアドレスレジスタ５３にデータを移送する。

ＬＣＩフラグ＝　１　、　ＬＣ２フラグ＝Ｏの時は、ス
テータス２に状態遷移し、メモリｌｌｌ５２を読出し、
その内容を結＠／Ｏ６を介して出力レジスタ５４に格納
し、入力ポートレジスタ■３−２のＢＩＴＩＩ〜ＢＩＴ
　６の内容をループカウンタ５８に格納し、アドレスカ
ウンタ５５の内容を結線／Ｏ４を介してアドレス退避レ
ジスタ５６に格納し、アドレスカウンタ５５を＋１歩進
させ、結！／Ｏ４ｔ−介してアドレスレジスタ５３にデ
ータを移送する。

ステータス２において、ＬＣＩフラダ＝　Ｏ、ＬＣ２□
フラグ＝０ならば、ステータス２のｉｔで、クロ、りが
入る度にメモリＩ［Ｉ５２を読出し、その内容を結υ／
Ｏ６を介して出力レジスタ５４に格納し、アドレスカウ
ンタ５５を＋１歩進させ、結房してアドレスレジスタ５
３にデータを移送する。

ステータス２において、ＬＣＩフラダ＝　１　、　ＬＣ
２フラグ＝０．かつループカウンタ１５８がＯでなけれ
ば、ステータス２のｔｔで、メモリｎ［を読出し、その
内容を結線／Ｏ６を介して出力レジスタ５４に格納し、
ループカウンタ１を−１歩進させ、アドレス退避レジス
タ５６の内容をＪｔｒＡｉ／Ｏ８、？−）６４、結Ａ’
！１／Ｏ、ｆ　−）　６３を介してアドレスカウンタ５
５に格納し、更に結ｌｌ１１／Ｏ４を介シてアドレスレ
ジスタ５３に格納する。

ステータス２において、ＬＣＩフラグミ１　、　ＬＣ２
フラグ；０．かつループカウンタ１＝０ならば、ステー
タスＩＫ状態遷移し、メモリ■を読出し、その内容を結
ａ／Ｏ６を介して出力レジスタ５４に格納し、７ドレス
カウンタ５５を＋１歩進させ。

結ａ／Ｏ４を介してアドレスレジスタ５３にデータを移
送する。

ステータス２において％ＬＣＩフラグ＝　０　、　ＬＣ
２フラグ＝１ならば、ステータス３に状態遷移し、メモ
リ■を読出し、その内容を結線／Ｏ６を介して出力レジ
スタ５４に格納し、入力？−トレジスタ１のＢＩＴ　５
５ＢＩＴ　Ｏの内容をループカウンタＩＩに格納し、ア
ドレスカウンタ５５の内容を結線／Ｏ４を介してアドレ
ス退避レジスタ５７に格納し、アドレスカウンタ５５を
＋１歩−進させ、結線／Ｏ４を介してアドレスレジスタ
５３にデーｊｌヲ移送する。

ステータス３において、ＬＣＩフラグ＝　Ｏ、ＬＣ２フ
ラグ＝０ならば、ステータス３のｔｔで、メモリｍを読
出し、その内容を結ｌｌ１／Ｏ６を介して出力レジスタ
５４に格納し、アドレスカウンタ５５を＋１歩進させ、
結線／Ｏ４を介してアドレスレジスタ５３にデータを移
送する。

ステータス３においてＬＣＩフラグ＝　０　、　ＬＣ２
フラグ＝１．かつループカウンター＋０、ループカウン
タ■笑０ならば、ステータス３のままで、メそり■を読
出し、その内容を結［／Ｏ６を介して出力レジスタ５４
に格納し、ループカウンタ…５９を−１歩進させ、アド
レス退避レジスタ５７の内容を結線／Ｏ９、ｒ−）　６
４、結線１／Ｏ、ｒ−トロ３を介してアドレスカウンタ
５５に格納し、更に結線／Ｏ４を介してアドレスレジス
タ５３に格納する。

ステータス３におかて、ＬＣＩ　７ラグ＝、ＬＣ２フラ
グ＝１．かつループカウンター）Ｏ，ループカウンタｌ
＝ｏならば、ステータス２１Ｃ状態遷移し、メモリ■を
読出し、その内容を結＃１／Ｏ６を介して出力レジスタ
５４に格納し、アドレスカウンタ５５を＋１歩進させ、
結ａ／Ｏ４を介してアドレスレジスタ５３にデータを移
送スル。

ステータス３において、ＬＣＩフラグミ１　、　ＬＣ２
フラグ＝１．かつループカウンタＩ笑０、ループカウン
タ■＝０ならば、メモリｍを読出し、その内容を結ｍ／
Ｏ６を介して出力レジスタ５４に格納し、ループカウン
タＩ５８を−１歩進させ、アドレス退避レジスタ１５６
の内容を結線／Ｏ８、ｆｆ−）６４、結ａ１／Ｏ．ｒ−
；６３を介しテアドレスカウンタ５５に格納し、更に結
線／Ｏ４を介してアドレスレジスタ５３に格ｆｔＮｆル
。

ステータス１において、ＬＣＩフラグミｌ　、　ＬＣ２
フラグ壬１ならば、ステータス３に状態遷移し、メそす
■を読出し、その内容をｆａ線／Ｏ６を介して出力レジ
スタ５４に格納し、入力ポートレノスタ■のＢＩＴ　１
１−％−ＢＩＴ　６の内容をループカウンタＩ５８に格
納し、入力ポートレジスタ■のＢＩＴ　５〜ＢＩＴ　Ｏ
の内容をループカウンタ［５９に格納し、アドレスカウ
ンタ５５の内容を結線／Ｏ４を介してアドレス退避レジ
スタ５６．５７の両方の格納する。

ステータス３において、ＬＣＩフラグ＝　１　、　ＬＣ
２フラグ＝１．かつループカウンタＩ＝０、ループカウ
ンタ■＝Ｏならば、ステータス１に遷移し、メモリｍを
読出し、その内容を結＠／Ｏ６を介して出力レジスタ５
４に格納し、アドレスカウンタ５５を＋１歩進させ、結
線／Ｏ４を介してアドレスレジスタ５３にデータを移送
する。

各ステータス１，２．３において入力ポートレジスタ■
のＢＩＴ　２４ミｌまたは、リセット時は、動作はＮＯ
Ｐとなシ、ステータスＯに状態遷移する。

ＰＥの動作 ここでは、ＰＥ内の７−ケンス別個以外のレジスタおよ
び演算器回シの動作につい゛て説明する、。

但し、この例では／４リティおよびステータスの回路に
関しては省い九。

マイクロ命令Ａ　：　ＢＩＴ　３０が１のときは、メモ
リ■６５のアドレスカウンタ６６にはマイ・クロ・命令
のＢＩＴ　１２からＢＩＴ　２　ｔでの値が出力レジス
タ５４からｑ線／Ｏ７−２、ｆｆ−）８２を介して書き
込まれる。一方、ＢＩＴ　２９が１の時は、メモリ■６
５のアドレスカウンタ６６にはレジスタ■６８の内容が
結線１２１−１．ゲート８２を介して書き込まれる。Ｂ
ＩＴ　２８が１の時はマイクロプログラムが終了を意味
するため、デコーダ６２、制御部６０を介して出力ポー
トレジスタ３−３のＢＩＴ　２８を１とする。このＢＩ
Ｔ　ｔ−ＤＳＰ　Ｉはルックインすることによシシステ
ム全体を終了させることができる。ＢＩＴ　２７はある
機能動作が終わシ、つぎの祈念な機能動作を始める際、
転送用のレジスタＴＲＩ。

ＴＲ［［の制御状態がまえの続きであるため、マイクロ
プログラムコーディング上繁雑を招く九め、必ずレジス
タＴＲＩから書込み、読出しが出来るようする。

マイクロ命令Ｂ：メモリ■の出力レジスタ５４のＢＩＴ
　２６からＢＩＴ　１９、ＢＩＴ　１７からＢＩＴ　２
までの値が結線／Ｏ７−３、ｆ−）８３を介して、メそ
す■の入力データレジスタ６７に格納され、アドレスカ
ウンタ６６で指定されるアドレスが結線１１６を介して
メモリ■に、入力レジスタ６７のデータは結線１１８を
介してメモリ■に行き、書込み動作を行う。その後、ア
ドレスカウンタ６６を＋１歩進する。

マイクロ命令Ｃ：ＢＩＴ３１＝１であれば、レジスタ■
６８の内容を結線１２１−２、ゲート８３を介して入力
データレジスタ６７に格納され、更に、アドレスカウン
タ６６で指定されるアドレスに入力データレジスタ６７
の内容が書き込まれる。

ＢＩＴ　３１　＝　Ｏであれば、アドレスレジスタ６６
で指定されているアドレスでのデータ内容が結線１１９
を介してＡパス９５の上に載る。

左隣接ＰＥとの転送に関して説明する。

ＢＩＴ３０＝Ｏ、ＢＩＴ２９＝１の場合、受信モードに
あるため、ドライバ９３−１が有効なドライバであり、
レジスタフィールドＢＩＴ　２８〜ＢＩＴ　２５の値に
よって格納先が異なる。ＢＩＴ　２８　＝　Ｏの際、Ｂ
ＩＴ　２７〜ＢＩＴ　２５で示される値と同じ番号を持
つレジスタに格納される。つまｊ５　ＢＩＴ　２７〜Ｂ
ＩＴ２５に応じて受信データは結線１２８−１．ｒ−）
８７、結！１１２２−１．ｒ−）８５．結１ｉ１１２０
を介してレジスタ■に格納され、または受信データは結
線１２８−１．ｒ−）８７、結線１２２−２を介してレ
ジスタＭＫ格納され、あるいは受信データは結線１２８
−１、ゲート８７、結線１２２−３を介してレジスタＩ
〜レジスタＶのそれぞれに格納され、もしくは、受信デ
ータは結ｆｉ１２８−１、ｒ−ト８７、結線１２２−４
を介してレジスタＴＨ７１Ｋ格納される。一方、ＢＩＴ
　２８　＝　１の際は、ＢＩ’ｒ２８＝０と同じ動作以
外にレジスタＴＲＩ　、　ＴＲ１Ｉにも格納される。レ
ジスタＴＲＩには結＠１２８−２、ｒ−ト８９、結線１
２９−１を介して受信データが格納され、レジスタＴＲ
１１には結ｌＦ！１２８−２、ダート８９、結５１１２
９−２を介して受信データが格納される。

このレジスタＴＲ１、ＴＲπの格納タイミングは始めは
必ずレジスタＴＲＩから行い、その次はレジスタＴＲＩ
Ｉに行い、以降は同様の縁返しとなる。この丸め、レジ
スタＴＲＩ　、　ＴＲＩＩにはマイクロ命令Ｃが来る度
に受信データは上書きされるので、読出しタイミングに
注意を払う必要がある。ここで、ＢＩＴ２８の値に関係
なく、レジスタ１−１には結線１２８−３を介して受信
データが格納される。

ＢＩＴ　３０冨１　、　ＢＩＴ　２９＝０の場合、送信
ｌモードにある。ＢＩＴ　２７〜ＢＩＴ　２５の値によ
りてレジスタＩ〜レジスタＶがいずれかが迫択され、そ
の内容を結ｌ１ａ１２６、ｒ−ト９２、結線１３フ、ド
ライバ９３−２を介して左−９ＰＥへ転送される。

ＢＩＴ　２８は無視される。ＢＩＴ３０＝１　、　ＢＩ
Ｔ２９；ｌの場合、送信２毎−ドにある。レノスタフイ
ールドの最上ＢＩＴ２８＝Ｏの場合、送信データとして
レジスタ２−１の内容が結線１３５、ゲート９２、結［
７１１３７、ドライバ９３−２を介して左隣接ＰＨへ転
送される。レジスタフィールドの最上ＢＩＴ　２８　＝
　１の場合、送信データとしてレジスタＴＲＩ　、　Ｔ
ＲＩの内容となる。レジスタＴＲＩの内容は結線１３０
．？−）９０、結＠１３２−２、ｒ−ト９２、結ａ１３
７、トライ／４９３−２を介して左隣接ＰＥへ転送され
る。レジスタＴＲＩの内容は結線１３１、ｆｆ−）９０
、結線１３２−２、ゲート９２、結１ＪＡ１３７、双方
向ドライ／４９３−２を介して左隣接ＰＥへ転送される
。このレジスタＴＲＩ。

ＴＲＩの読出しタイミングは始めは必ずレジスタＴＲＩ
から行い、その次はレジスタＴＲ…を行い、以降は同様
の縁返しとなる。

右隣接ＰＫとの転送に関して説明する。

ＢＩＴ　２４＝Ｏ、ＢＩＴ　２３＝１の場合、受信モー
ドにある九め、ドライバ９４−２が有効なドライバであ
シ、レジスタフィールドＢＩＴ　２２〜ＢＩＴ１９の値
によって格納先が異なる。ＢＩＴ２２＝Ｏの際、ＢＩＴ
　２１〜ＢＩＴ　１９で示される値と同じ番号を持つレ
ジスタに格納される。受信データは結線１３４−３、ゲ
ート８７、結８１２２−１．　グー）８５．結＠１２０
を介してレジスタ■に格納される。受信データは結＠１
３４−３、ｆｆ−）８７、結＄１２２−２を介してレジ
スタ■に格納され、または受信データは結線１３４−３
、ｒ−）８７、結線１２２−３を介してレジスタＩ〜レ
ジスタＶのそれぞれに格納され、あるいは受信データは
結１ｇＡ１３４−３．ゲート８７、結＠１２２−４を介
してレジスタ’ｒ）ＩＫ格納される。一方、ＢＩＴ　２
２÷１の際は、ＢＩＴ２２　＝Ｏと同じ動作以外にレジ
スタＴＲＩ　、　ＴＲＩＩ　Ｋ％格納される。レジスタ
ＴＲＩには結＠１３４−２、ゲート８９、結線１２９−
１を介して受信データが格納される。レジス／　ＴＲＩ
には結＠１３４−２、ｒ−）８９、結Ｊｉ１２９−２を
介して受信データが格納される。

このレジスタτＲ１、ＴＲＩ［の格納タイミングは始め
は必ずレジスタＴＲＩから行い、その次はレジスタＴＲ
ＥＥ　Ｋ打込、以降は同様の繰返しとなる。このため、
レジスタＴＲＩ　、　ＴＲＩＩにはマイクロ命令Ｃが来
る度に受信データは上書きされるので、読出しタイミン
グに注意を払う必要がある。仁とで、ＢＩＴ２２の値に
関係なく、レジスタ２−１には結線１３４−１を介して
受信データが格納される。

ＢＩＴ２４＝１　、　ＢＩＴ　２３＝Ｏの場合、送信ｌ
モードにある。ＢＩＴ　２２〜ＢＩＴ　１９の値により
てレジスタ１〜レジスタＶがいずれかが選択され、その
内容を結線１２６、ゲート９１、結線１３６、Ｐ２イパ
９４−１を介して右隣接ＰＥへ転送される。　ＢＩＴ　
２２は無視する。　ＢＩＴ２４＝１　、　ＢＩＴ２３＝
１の場合、送信２モードにある。ＢＩＴ　２２　＝　０
０場合、送信データとしてレジスタ１−１の内容が結＄
１３３、ｒ−）９１．結ｌ５１１３６、双方向ドライバ
９４−１を介して右隣接ＰＥへ転送される。ＢＩＴ２２
＝１の場合、送信データとしてレジスタＴＲＩ　、　Ｔ
ＲＩ［の内容となる。レジスタＴＲＩの内容は結ｆｉ１
３０、ｆ−）９０、結線１３２−１．ｒ−）９１．結線
１３６、ドライバ９４−１を介して右隣接ＰＫへ転送さ
れる。レジスタＴＲＩＩの内容は結線１３１．　？−ト
９０．結線１３２−１．ｆ−ト９１．結９１３６、ドラ
イバ９４−１を介して右隣接Ｐｌへ転送される。このレ
ジスタＴＲＬＴＲＩＩの読出しタイミングは始めは必ず
レジスタＴＲｉから行い、その次はレジスタＴＲＩＩを
行い、以降は同様の縁返しとなる。

レジスタフィールドＢＩＴ　１７〜ＢＩＴ　１５では、
その値が０の場合、Ａパス９５には０がセットされ、値
が１から５の場合は、レジスタファイル７０が選択され
結線１２４を介してＡパスにセットされ、値が６では、
レジスタ■の内容が結ｆｉ１２３−２を介してＡパスに
セットされ、値が７では、レジスタ■の内容が結線１２
１−４を介してＡパスにセットされる。但し、ＢＩＴ２
９＝１のみ有効である。

レジスタフィールドＢＩＴ　１４〜ＢＩＴ　１２では、
その値が００場合、Ｂパスには０がセットされ、値が１
から５の場合は、レジスタファイル７０が選択され、結
ａ１２５を介してＢパスにセットされ、値が６では、レ
ジスタ■の内容が結１１２３−３を介してＢパスにセッ
トされ、値が７ではレジスタ■の内容が結１１２１−５
ｔ−介してＢパスにセ、トされる。

レジスタフィールｌ’ＢＩＴ１１−ＢＩＴ９では、その
値が０の場合、演算器等の出力（ｆ−）８４とＡＬＵ　
８０と乗算器８１）は格納先を指定しなか場合であり、
値が１〜７では演算器等の出力はダート８８、結４１１
５０％ｆ−）８７を介して各レジスタに格納される。

レジスタフィールＰ　ＢＩＴ　８〜ＢＩＴ　５は、演算
器のオペレージ、ンを指定し、ＢＩＴ　８　＝　Ｏの際
は、ＡＬＵ　８０に関するもので、Ａパス９５の内容が
結！５１４２、’／７タ７９、Ｍａｌ　４３ヲ介ＬテＡ
ＬＵ８０の片方の入力データとな）、Ｂパス９６の内容
は結線１４４を介してＡＬＵ　８０のもう一方の入力デ
ータとなシ、その演算結果は結［１４５−１を介して？
−）８８へ送られる。ＢＩＴ　８　＝　１の際は、乗算
器８１に関するもので、Ａパス９６の内容は結＃！１４
６を介して乗算器８１の一方の入力データとなシ、Ｂパ
ス９６の内容は結ａ！１４７を介して乗算器８１のもう
一方の入力データとなシ、その演算結果は結線１４８を
介してｒ　−）　８８へ送られる。

ＢＩＴ　４〜ＢＩＴ　２はシフト制御に関するものであ
シ、Ａパスの内容を結線１４２を介してシフタ７９に送
シ込み、フィールＰ３ｏ８（第６図）で指定のオペレー
ジ、ンがなされ、結線１４３を介してＡＬＵ　８０　Ｋ
入力する。

マイクロ命令り二マイクロ命令Ｃとほぼ同じであるが、
相違点のみ説明する。メモリ■に関するオペレーク、ン
は無く、かつ、レジスタフィールドＢＩＴ　１７〜ＢＩ
Ｔ　１５はＢＩＴ　２９の値に関係なく有効である。

マイクロ命令Ｅ二マイクロ命令りとほぼ同じであるが、
相違点のみ説明する。フィールドＩ）ＩＴＩＩ〜ＢＩＴ
　９がンーティング機能を指定するものである。Ａ　ハ
スの内容は結線１３８を介してレジスタ人に、Ｂパスの
内容は結＠１３９を介してレジスタＢにセットされる。

人パスの内容とＢパスの内容とフィールドＢＩＴ　８〜
ＢＩＴ　５で指定されるオペレージ、ンによって決まる
ＡＬＵ　８０の演算結果を結線１４５−２を介してコン
／４レータ７６に、レジスタＴＨ７１の内容を結線１２
７を介してフンツクレータ７６に入力して、双方のデー
タを比較す。

る。ＢＩＴ　９　＝　１の場合、ムＬＵの値≦レジスタ
ＴＨならば、結線１５１−１を介してｒ　−）　８４を
制御し、その出力を結＠１４０を通したレジスタ人の内
容とし、更に、結線１５０．？−）８８、結線１５０、
ゲート８７、結線１２２を介してフィールドＢＩＴ　１
７〜ＢＩＴ　１５で示されたレジスタに格納される。同
時に結１ｉ１５１−２を介してｒ−ト８６を制御し、そ
の出力を結１１１１２１−３を通し九レジスタ■の内容
とし、更に、ダート８５、結線１２０を介してレジスタ
■に格納する。つまシ、レジスタ■の値は変化しない。

ＢＩＴ／Ｏ＝１の場合、ＡＬＵの値〉レジスタＴＨなら
ば、結線１５１−１を介してｆ−）８４を制御し、その
出力を結線１’４１を通し九レジスタＢの内容とし、更
に蕃結ｌｌＡ１４９、ゲート８８、結＠１５０．　？−
ト８７、結線１２２を介してフィールドＢＩＴ１７〜Ｂ
ＩＴ　１５で示されたレジスタに格納される。同時に結
線１５１−２を介してｒ−）８６を制御し、その出力を
結ｉ１１２１−１を通したレジスタ■のの内容とし、更
にｒ−）８５、結線１２０を介してレジスタ■に格納す
る。ＢＩＴ　９　＝　１の場合、ＡＬＵの値〉レジスタ
ＴＨならば、結線１５１−１を介してｒ−ト８４を制御
し、その出力を結線１４０を通したレジスタＡの内容と
し、門に、結線１４９Ｊｆ−）８８、結線１５０、ｒ−
）８７、結線１２２を介してフィールドＢＩＴ　１２〜
ＢＩＴ１５で示されたレジスタに格納される。同時に結
線１５１−２を介してダート８６を制御し、その出力を
結線１２１−３を通し九レジスタ■の内容とし、更に、
結Ｍｌ　２０．ｆ−）８５、結線１２０ｔ−介ｔ、テレ
ｙスタ■に格納する。つまシ、レジスタ■の値は変化し
ない、ＢＩＴＩＯ＝　１の場合、ＡＬＵの値≦レジスタ
ＴＨならば、結ｌ１１１５１−１を介してゲート８４を
制御し、その出力を結線１４１を通したレジスタＢの内
容とし、９更に、結線１４９、ゲート８８、結線１５０
、？−）８７、結線１２２を介しテフィールドＢＩＴ　
１７〜ＢＩＴ　１５で示され念レジスタに格納される。

同時に結線１５１−２を介してゲート８６を制御し、そ
の出力を結線１２１−１を通し念レジスタ■の内容とし
、更に、結＠１２０、グー）８５、結線１２０を介して
レジスタ■に格納する。

本発明の適用例 この発明のディジタル信号処理プロセッサを適用して、
音声認識に用いる音声特徴パラメータの抽出の処理を第
１１図を用いて説明する。

音声データはい変換（アナログ−デジタル変換）され、
その後、周波数に関する処理、時間に関する処理とに分
けられる。前者は、１回目０ＦＦＴ　（高速フーリエ変
換）でスペクトルを得、七のスペクトルに対して２回目
ＯＦＦ’Ｔ　ｔ−施してケプストラムを得、更に、ウィ
ンドウ処理してからＩＦＦＴ　　ｆｂｍｆトフォルマン
ト、ノ９ワースベクトルの包絡＋’ｃｊＡを得る。一方
、後者は、音声データに対して自分自身のコンゴリ、−
シ、ンを施すと自己相関係ａ１！−得る。このベクトル
値に対してディノタルフィルタ処理を介して線形予測分
析を行って、線形予測係数（ＬＰＧ　）を得る。このＬ
ＰＣに対して。

高次方程式を解くと前述したフォルマントｔ−得、線形
モデルを解くと前述し九ノ臂ワースペクトｙの包命騙を
得、また、コンゴリュージョンを施すとＬＰＣ相関係数
、ＬＰＣケプストラムを得る。

この２個の７４ラメータを用いて、ノ臂タン間距離尺度
となるＷＬＲｔ−得る。更に、Ａ　／　Ｄ変換された音
声データから変形格子法によってＰＡＲＣＯＩ（係数お
よびピッチ周波数を得る。これらの処理は、他の分野で
のディジタル信号処理と類似する文め、この説明はディ
ジタル信号処理では妥当性を有する。

これらの処＠を代表して自己相関係数を求める処理につ
いて詳細に説明する。

自己相関分析 自己相関分析は、音戸信号内の周期性や相関関係を示す
もので、音声データｔ−ｆ　（ｉ）、ウィンドウ係数ｆ
　ｖ　（ｔ）とする時、計算式を下記に示す。

替 但し、ＰｗｍＮ−Σｆｈ）・ｗ（ｔ）　　ｔ　＜　ｓ　
＜　ｍφｌは１次の自己相関係数、Ｎは分析区間長 この機能は、分析区間長の音声データに対するウィンド
ウ処理（分析区間での音声波形の切シ出し境界のスムー
ズイングのための重み付け）を含め、音声データとウィ
ンドウ係数とのコン？リューシ曹ン処理（積和計算に帰
着）と平均化／正規化処理（除算に帰着）から構成され
る。ＰＥへの機能割付けはＰＩ３−１に自己相関係数φ
（１−１）ム処理を割付ける。特に、ＰＥ５−１には０
次め自己相関係数（音声パワー）の処理が割付けられる
Ｏ ここでは、；ンＩｖｗ−シ、ン処理について２段階、す
なわち、基本的アルコ０リズムの考え方、具体的処理手
屓の順で説明する。

（基本的アルゴリズムの考え方） 処理概要としては、音声データｆ（ｔ）、ウィンドウ係
数ｗ（１）がジストリ、り的にＰＥ間で転送され、各Ｐ
Ｅで担当する次元の自己相関分析を同時に実行する。

機能動作をＰＥ間で授受されるデータの移送状態の観点
からみたのが第１２図である。

この図よシ、 ■　ｆ（＊）とＷ（＊）は対で処理されることから、両
データは連結してｆ（＊）のみで代表させ、データ移動
は、若番のｐｇから老番のｐｇに逐次性われる。

■　φｉにおいて、ｒ（ｔ）を主データとして、ｆ（ｔ
−ｔ）を従データとすると、左隣接ＰＥがらは主データ
、従データの順に入力され、内部演舞を実行するととも
に、右隣接ＰＥの主従の関係が成立するように、主デー
タと従データとのｊ畝番を逆転させて、右−掻ＰＥにデ
ータを出力する。

■　ＰＥ内部の演算として、主データと従データとの間
で乗算３回、加算１回を処理の基本単位として、４サイ
クルで処理を行う。

（具体的処理手順） 第１３図にコンざり、−シ嘗ン処理の手１唄（縦軸が時
間を示し、１行が１サイクル［、Ｎ当）をＰＥ５−１％
ＰＥ５−２を例として示す。

データバッファＩから−に％’データ１（１）をＷｔ’
ｆ、出し、ＰＥ５−１に入力する。

基本単位の各サイクル毎に説明する。

■　左ｇＩｉ接ＰＥからデータを受信し、】サイクル前
に受信したデータと２サイクル前に受信し；次データで
乗算を行い、右−＠ＰＥには５サイクル前に受信したデ
ータ送信する。

■　左−１ＰＥからデータを受信し、１サイクル前の演
算結果と３サイクル前の演算結果とで乗算を行い、右葎
接ＰＥにはｌサイクル前に受信し次データを送信する。

■　左隣接ＰＥからｒ−夕を受信し、１サイクルＢｊ　
Ｋ受信したデータと２サイクル前に受信し友データで９
ｐ、算を行い、右隣接ＰＥＫはｌサイクル前に受信し友
データ送信する。

■　左隣接ＰＥからデータを受信し、ＰＥ内に保持して
いる自己相関係数の途中結果と２サイクル前の演算結果
との間で加算を行い、自己相関係数を更新し、右隣接Ｐ
）、Ｃは５サイクル前に受信したデータを送信する。

この４つの動作を所定回り返すことによシ自己相関分析
が処理され、自己相関係数が得られる。

この４サイクルをマイクロ命令で表現し九のがあ１４図
である。

「第２実施例」 以下では、第１実施例との相違点のみ記述し、第２発明
の実施例（第２実施例と記す）を説明する。

システム構成 第２実施例を第１５図に示す。但し、大きく変化１、、
タフＯツク、結線のみＫついて１及する。ＭｉＯＰＩｉ
２５−１〜５−ＭＩＤ代、ｉｊ）［５０２−１〜５０２
−Ｍが設けられ、矢に命令バッファ５００、命令制御部
５０１、双方向ト°ライパ５０３，５０４が付加されて
いる。入力ポートレジスタ■と命令制御部５０１とは結
線５０６で、命令制御部５０１と命令バッファ５００と
は結線５０７で、命令バッファ５００とドライバ５０３
−１．ドライバ５０３−２、ドライバ５０４−１、ドラ
イバ５０４−２とはそれぞｊ、結線５０８，５０９，５
／Ｏ，５１１で、双方向ドライバ５０３とＰＥ５０２−
１とは結線５１２−０で、ＰＥ５０２−１とＰＥ５０２
−（１＋１）とは結線５１２−ｉで、ＰＥ５０２−Ｍと
双方向ドライバ５０４と＃′ｉ結ｆｉ！５１２−Ｍで、
命令バッファ５００とデータ制御部５０５とは結＆！１
１５１３で接続される。

以上の機能ブロックとから下記の違いがある。

■　各ＰＫはマイクロ命令記憶系（マイクロプログラム
とシーケンサ）を持九ず、マイクロ命令の送受信用／−
）を１対持つ。

■　マイクロ命令記憶系を集中させて、命令バッファと
して設ける。

■　命令バッファにはマイクロ命令の他に、動的にデー
タバッファ、データバッファドＰＥ間とのダート・双方
向ドライバ等、等の制両を行う制御データを持つ。

つまシ、ＰＥ５−１．５−Ｍは命令バッファＳＯＯから
のマイクロ命令を受信し、それを適当に遅延させて、隣
接ＰＥへ結紐５１２を介して転送させ、支に、各ｐｘ３
６Ｆ１マイクロ命令の受信、遅延、送信を繰返し、マイ
クロ命令レベルのパイプライン的処理を行う。

ＰＥのブロック構成 第１６図に、第２実施例に遇し交ＰＨの機能ブロックを
示す。双方向ドライバ６００，６０１゜命令レジスタ６
０２、ＦＩＦＯ６０３、位相レジスタ６０４、グー）’
６０５、デコーダ６０６が第４図構成中の６２．６６〜
９６に付加される。ドライバ６００−１とクー　）　６
０５　トは結線６５０Ｔ、ｒ−ト６０５と命令レジスタ
６０２とＶ！結線６５１で、命令レジスタ６０２とデコ
ーダ６２、ゲート８２、ｒ　−）　８３、ＦＩＦＯ６Ｑ
３、位相レジスタ６０４とはそれぞれ結！！６５２−１
，６５２−２．６５２−３゜６５２−４，６５２−５で
、位相レジスタ６０４とＦＩＦＯ６０３とは結線６５３
で、ＦＩＦＯ６０３とドライバ６００−２、ドライバ６
０１−１とはそれぞれ結線６５４−１゜６５４−２で、
ドライバ６０１−２とゲート６０５とは細１１６５５で
それぞれ接続されている。その他は、第４図のマイクロ
プログラム記憶系とｆｌｊｌｊｌ１４１部（機能ｆｏｙ
／Ｏ番号：５２〜６１、結ａ　’ｆＪ：を号＝９７〜１
１３）を除いｆｃ愼能能ブロック結線と同じである。双
方向ドライバ６００，６０１はマイクロ命令転送用同期
式Ｉ／Ｏポートとして作用する。

マイクロ命令 第１７図に第２実施例に適したＰＥのマイクロ命令の仕
様を、第５図を参照しながら説明する。

マイクロ命令Ａ′二マイクロ命令のタイプがＢＩＴ３１
〜ＢＩＴ　３０で示され、ＰＥ固有のデータをＰＥ内の
メ七す■にセットするためにＢＩＴ　２９〜ＢＩＴ２５
にＰＥアドレスを、ＢＩＴ　２４に１ではメモリアドレ
スとしてＢＩＴ　／Ｏ〜ＢＩＴ　ＯＯ値、０ではレジス
タ■の値を、ＢＩＴ　２３が１の場合ＢＩＴ　２４の有
効性を、ＢＩＴ　２２で１あれば位相データを位相レジ
スタにセットするフラグを、ＢＩＴ　２１は左右＠接転
送用のレジメタＴＲＩ、ＴＲＩＩの初期状態設足を、Ｂ
ＩＴ　２０〜ＢＩＴ　１７に位相データを、それぞれ示
す。ループ制御のフラグの２　ＢＩＴは無く、データバ
ッファリン用の制御データとして組込まれている。その
他のＢＩＴ　Ｆｉマイクロ命令Ａと同じである。

ｉイクロ命令Ｂ′：タイプはＢＩＴ　３１〜ＢＩＴ　３
０で示され、ＢＩＴ　２９〜ＢＩＴ　２５はＰＥアドレ
スを示す。ループ制御のフラグの２ＢＩＴＦｉ無く、デ
ータバッファリン用の制御データとして組込まｎて−る
。その他のＢＩＴはマイクロ命令Ｂと同じで６る。

マイクロ命令ｃ／、　ｏｌ、　Ｅ／：はループ制御のフ
ラグの２　ＢＩＴが無いだけで、その他のフィールド構
成はマイクロ命令Ｃ，Ｄ、Ｅとそれぞれ同じである。

各マイクロ命令の各フィールドは第１８図に示すように
第６図とほぼ同じであるが、ループ１ｉｌＪ御用のフィ
ールドの変わシにＰＥアドレスフィールドが存在する。

このＰＫのマイクロ命令の転送に胸してのみ説明する。

左隣接ＰＥから受信し九マイクロ命令は、結肪６５０、
グー）６０５、結ｌＮ１６５１を介して命令レジスタ６
０２にセットされ、かつＰＩＦＯ６０３にも格納される
。位相レジスタ６０４で示される値だけのサイクル分が
遅延されてＭａ６５４−２、ドライバ６０１−１を介し
て右＠接ｐＥへ転送される。同様に、マイクロ命令が老
香のＰＫから尾番のＰＥに向けて転送する場合は、ドラ
イ／ヤ６０１−２、グー）６０５、結線６５１を介”し
て命令レジスタ６０２にセットされ、かつＰＩＦｏ　６
０３にも格納される１位相レジスタ６０４で示される値
だけのサイクル分が：Ｍ延されて結線６５４−１、ドラ
イノーｆ６００−２を介して左＠接ＰＥへ転送される。

制御データ 第１９図に第２実施例の制御データのフォーマットを示
す。

命令バッファにはマイクロ命令と？ｏｌＪ　ｉ＃データ
がＢＩＴ　３９〜ＢＩＴ　Ｏまでの４０　ＢＩＴで構成
され、第１７図で説明し次マイクロ命令はＢＩＴ　３９
〜ＢＩＴ８に、制動データはＢＩＴ　７〜ＢＩＴ　Ｏに
、そｎぞれ格納されている。

ＢＩＴ　７〜ＢＩＴ　３までは命令バッファに閥する制
御データであシ、ＢＩＴ　７　、　ＢＩＴ　６は第１実
施例でのマイクロ命令のフォーマットのＢＩＴ　１　、
　ＢＩＴ　Ｏと等価な機能である。　ＢＩＴ　５　、４
は第１実施例での入力ポートレジスタｌのＢＩＴ　ｌ　
ｌ　、　／Ｏと等価な機能である。ＢＩＴ３は第１実施
例でのマイクロ命令人のフォーマットのＢＩＴ１２Ｂと
等学な機能である。

この制御データはマイクロ命令とともに命令バッファか
ら読み出され、マイクロ命令はＰＥへ転送され、制御デ
ータはループ制御やｒ−ト開閉を動的（マイクロ命令毎
）に行う。第１実施例ではポートレジスタでしかｆＢｔ
！　Ｎできないため、ダートや双方向ドライバの細かい
開閉ができなかつ友。

ポートレジスタ 第２０図に第１５図中のポートレジスタの機能について
説明する。

入力ポートレジスタＩ’：　ＢＩＴ　２５〜ＢＩＴ　Ｏ
の２６ＢＩＴから構成され、ＢＩＴ　２５〜ＢＩＴ　１
４まではデータバッフアＩＫ胸する情報で、ＢＩＴ　２
５　Ｆｉ第１実施例の入力ポートレジスタＩでのＢＩＴ
　３と等価な機能である。ＢＩＴ　２４〜１４は第１笑
施例の入力ポートレジスタ■でのＢＩＴ　２９−ＢＩＴ
　１９と等価な機能である。ＢＩＴ　１３〜Ｉ！ＩＴ　
１″！！ではデータパｙ　７　ｙ　ｎ　Ｋ　関する情報
で、ＢＩＴ　１３〜ＢＩＴ　／Ｏは第１実施例の入力ポ
ートレジスタＩでのＢＩＴ　１５〜ＢＩＴ１２と等価な
機能であり、ＢＩＴ　２４〜１４は第１実施例の入力ポ
ートレジスタＩでのＢＩＴ　２９〜ＢＩＴ　１９と等価
な機能であ＃）、ＢＩＴＯ１／ｉ第１実施例の入力ポー
トレジスタＩでのＢＩＴ　Ｏと等価な機能である。

入力ポートレジスタｎ’：　ＢＩＴ　２５〜ＢＩＴ　Ｏ
の２８ＢＩＴから構成され、命令バッファに関する情報
で、ＢＩＴ　２５　Ｖｉ第１笑施例の入力ポートレジス
タ■でのＢＩＴ　２５と等価な機能である。ＢＩＴ　２
４〜２３はマイクロ命令用の双方向ドライバ５０３、双
方向ドライバ５０４、を毒ｕ飾するものでろる。ＢＩＴ
２２〜ＢＩＴ　１２は脂ｌ実施例の入力ポートレジスタ
■でのＢＩＴ　２３〜ＢＩＴ　１２と等価な機能であシ
、ＢＩＴ　１１〜ＢＩＴ　Ｏは第１Ｖ４施例の入力ポー
トレジスタ■でのＢＩＴ　１１〜ＢＩＴ　Ｏと等価な機
能である。

出力ポートレジスタは第１実施例の出力ポートレジスタ
と等価である。

「発明の効果」 第１発明によればディジタル＠号処理プロセッサ１　（
ＤＳＰ　１　）として汎用ＤＳＰを採用すると、機能シ
ーケンスのプログラムを開発する際、既存のマイクロ命
令および充実した開発支援ツールを利用でき、開発効率
がよい。

ディジタル信号処理プロセッサ２として、複数のＰｒｏ
ｃ＠ｓａ１ｎｇ　Ｅｌ＠ｍｅｎｔ　（Ｐ　Ｅ　）　ｆ−
次元プレイ状に並列構成するｔめ、機能モジ、−ルのア
ルプリズムに依存するが、処理単位（例えば、ベクトル
処理では次元別処理）間で頻繁にデータの授受を行う機
能では、処理の高速化が図れ、あるいは、演算幅の大き
い浮動小数点演算も可能となる。なお、音声特徴抽出処
理（自己相関分析、線形予測分析４？）の場合、１３個
のＰＫで約１桁の性能向上が得られる。

ソーティング回路を設けである九め、論理判断を必要と
するソート機能を１サイクルで実現できる。

機能をモジ、−ル化しているため、そジ＆２ティが高く
、修正に強いプログラムの作成が容易である。

集２晃明によ几がマイクロ命令記憶系はＰＥ全体で単一
であるため、プロセッサの小型化が図れる。

マイクロ命令系が統一さｎている次め、ＰＥ系と外部回
路とのインタフェースおよびタイミングの制御の簡素化
が図られる。

ＰＥの外部にマイクロ命令用メモリを持つため、機能が
拡張されると、容易にメモリの容：ｆｆを修正できる。

両端Ｐ　Ｅ　ｉ！／Ｏマイクロ扁令とデータとの捕獲に
より、容品にＰＥ内の動作状態を確認でき、試験し易い
。マイクロ命令を転送フィールドと演算フィールドとに
分割し、サイクルタイム中双方のどちらか処理時間のか
かる方を先に転送すると、サイクルタイムを短縮できる
効果があシ、同時にＰＥの入出力端子数を半減でき、実
装上Ｍ利である。

【図面の簡単な説明】

第１図はディジタル信号処理プロセッサの第１実施例の
全体を示すブロック栴成図、第２図はポートレジスタ３
０機能のＢＩＴ割付けを示す図、第３図はデータバッフ
ァ４とそのデータ制御！ｔｍ（シーケンサ）６の機能ブ
ロック図、第４図＃：ｊＤｓＰＩＩを構成するＰＥの機
能ブロック図、第５図はＰＥのマイクロ命、令フォーマ
ットの仕様を示す図、第６図はマイクロ命令の各フィー
ルドの説明図、第７図はＰＥ内の動作タイムチャート、
第８図はデ−タパッファＩの状態遷移図、第９図はデー
タバッファＨの状態遷移図、第１Ｏ図はＰＥ内のシーケ
ンサ、行にループ制御の状態遷移図、第１１図は音声特
徴抽出処理の流ｎ図、第１２図は自己相関分析における
次元処％　ｌｉ」のデータ転送を示す図、第１３図は自
己相関分析の処理手順を示す図、第１４図はマイクロ命
令で表現した自己相関分析の処理手順例を示す図、第１
５図はディジタル信号処理プロセッサの鮎２実施例の全
体を示すブロック構成図、第１６図はＤＳＰ　ｕを構成
するＰＥの機能ブロック図、第１７図はＰＥのマイクロ
命令フォーマットの仕様を示す図、第１８図はマイクロ
命令の各フィールドの説明図、第１９図は命令バッファ
に格納されるマイクロ命令と制御データのＢＩＴ割付け
とｆｉＩＩＩ御データの機能の説明図、第２０図はポー
トレジスタの機能のＢＩＴ割付は図である。 特許出ム人二日本電信電話株式会社 代理　人：草　野　　　卓 オ　８　図 ＩＰ９　　図

Claims (2)

【特許請求の範囲】
1. （１）ディジタル信号処理の論理演算と算術演算および
   外部インタフェース処理を行うプロセッサ I と、 そのプロセッサ I の外部インタフェースの制御ポート
   であるポートレジスタと、 そのポートレジスタの制御下にあり、ディジタル信号処
   理の算術演算のみを行うプロセッサIIとそのプロセッサ
   IIにデータを供給し、かつプロセッサIIからのデータを
   格納するデータバッファと、上記ポートレジスタの制御
   下にあり、上記データバッファを制御するデータ制御部
   、とから構成され、 上記プロセッサIIは相互に一次元アレイ状に隣接結合し
   た複数の要素プロセッサで構成され、これら要素プロセ
   ッサは１対の双方向の同期転送式Ｉ／Ｏポートとその転
   送回路と、加算器と乗算器とから構成されているディジ
   タル信号処理プロセッサ。
2. （２）ディジタル信号処理の論理演算と算術演算および
   外部インタフェース処理を行うプロセッサ I と、 そのプロセッサ I の外部インタフェースの制御ポート
   であるポートレジスタと、 そのポートレジスタの制御下にあり、ディジタル信号処
   理の算術演算のみを行うプロセッサIIと、そのプロセッ
   サIIにデータを供給し、かつそのプロセッサIIからのデ
   ータを格納するデータバッファと、 マイクロ命令を格納する命令バッファと、 上記ポートレジスタの制御下にあり、上記命令バッファ
   を制御する命令制御部と、 上記ポートレジスタ及び命令バッファからの制御データ
   信号からの制御下にあり、上記データバッファを制御す
   るデータ制御部とから構成され、上記プロセッサIIは相
   互に一次元アレイ状に隣接結合した複数の要素プロセッ
   サで構成され、これら要素プロセッサはデータ転送路用
   の１対の双方向同期式Ｉ／Ｏポートと、その転送回路と
   、加算器と、乗算器と、１対のマイクロ命令転送用の同
   期式Ｉ／Ｏポートと、１サイクル内でマイクロ命令を送
   受信すると共に、受信したマイクロ命令を遅延させる手
   段とを有するディジタル信号処理プロセッサ。