JPS62254527A - ハイブリツド回路 - Google Patents
ハイブリツド回路Info
- Publication number
- JPS62254527A JPS62254527A JP9997986A JP9997986A JPS62254527A JP S62254527 A JPS62254527 A JP S62254527A JP 9997986 A JP9997986 A JP 9997986A JP 9997986 A JP9997986 A JP 9997986A JP S62254527 A JPS62254527 A JP S62254527A
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- JP
- Japan
- Prior art keywords
- signal processing
- digital
- terminal
- amplifier
- analog
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001615 p wave Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電話交換機の加入者線用のハイブリッド回路に
関する。
関する。
従来、この種のハイブリッド回路は、バイポーラｌＪニ
ヤ集積回路によシ実覗、されていたが、ディジタル交換
機の加入者線側の終端インピーダンスと加入者線路に応
じたエコーキャンセル用のバランス・ネットワーク素子
は、集積化は不可能で外付は素子を用いていた。第２図
に、この様子を示す。同図でディジタル交換機の加入者
回路２０１は上述のハイブリッド機能の他に給電、監視
を行うバイポーラ＋７ ニヤ集積回路で構成されたＢＳ
Ｈ２６１と、コーデック・フィルター２６２とを含む。
ヤ集積回路によシ実覗、されていたが、ディジタル交換
機の加入者線側の終端インピーダンスと加入者線路に応
じたエコーキャンセル用のバランス・ネットワーク素子
は、集積化は不可能で外付は素子を用いていた。第２図
に、この様子を示す。同図でディジタル交換機の加入者
回路２０１は上述のハイブリッド機能の他に給電、監視
を行うバイポーラ＋７ ニヤ集積回路で構成されたＢＳ
Ｈ２６１と、コーデック・フィルター２６２とを含む。
加入者線側の２１！側端子２５１．２５２と４線側ディ
ジタル信号端子２５７，２５８間の信号送受をＢＳ）１
２６１とコーデック・フィルター２６２で行う。終端用
のコンデンサと抵抗素子とからなるインピーダンス素子
２１２，２１３とバランス用のコンデンサーと抵抗素子
とからなるインピーダンス素子２１４〜２１８は外付は
素子であシ、インピーダンス素子２１５〜２１８は線路
側インピーダンスに応じて最適インピーダンスに切替え
る。又、８８Ｈ２６１には４線側アナログ信号端子２５
３，２５５が設けられている。
ジタル信号端子２５７，２５８間の信号送受をＢＳ）１
２６１とコーデック・フィルター２６２で行う。終端用
のコンデンサと抵抗素子とからなるインピーダンス素子
２１２，２１３とバランス用のコンデンサーと抵抗素子
とからなるインピーダンス素子２１４〜２１８は外付は
素子であシ、インピーダンス素子２１５〜２１８は線路
側インピーダンスに応じて最適インピーダンスに切替え
る。又、８８Ｈ２６１には４線側アナログ信号端子２５
３，２５５が設けられている。
上述した従来のハイブリット回路は、外付は素子が多い
事、又、ハイブリッド特性を演算増幅器を用いたアナロ
グ演算で行っている為、ＢＳＨの。
事、又、ハイブリッド特性を演算増幅器を用いたアナロ
グ演算で行っている為、ＢＳＨの。
集積回路のチップ面積、又、加入者回路のボード面積が
大きくガるという欠点があった。
大きくガるという欠点があった。
本発明のハイブリッド回路は、差動入出力増幅器、差動
増幅器、伝達コンダクタンス増幅器からなるアナログ信
号処理部とオーバーサンプル型Ａ／Ｄ 、Ｄ／に変換器
ディジタルフィルターからなるディジタル信号処理部と
を有する。
増幅器、伝達コンダクタンス増幅器からなるアナログ信
号処理部とオーバーサンプル型Ａ／Ｄ 、Ｄ／に変換器
ディジタルフィルターからなるディジタル信号処理部と
を有する。
本発明のハイブリッド回路は、伝送利得が１である第１
の差動入出力増幅器の２線側差動入力端子と差動出力端
子間に第１．第２の抵抗が接続され且つ該２＃伸入力端
子が第２の差動増幅器を介して４線側のアナログ出力端
子に接続され４線側アナログ入力端子が伝達コンダクタ
ンス増幅器を介して前記第１の差動入出力増幅器の仮想
接地入力端子に接続されたアナログ信号処理部と、前記
４線側アナログ出力端子に入力が接続され出力が低域ｐ
波器に接続されたバッファー増幅器と低域ｐ波器の出力
に接続されたオーバーサンプル型Ａ／Ｄ変換器と４線側
ディジタル入力端子と４線側ディジタル出力端子との闇
に接続された第１のディジタルフィルターと前記４線側
ディジタル入力端子と前記４線側アナログ入力端子との
間に接続された第２のディジタルフィルターとオーバー
サンプル型Ｌ）／Ａ変換器と低域テ波器とバッファー増
幅器とを含むディジタル信号処理部とを有することを特
徴とする。
の差動入出力増幅器の２線側差動入力端子と差動出力端
子間に第１．第２の抵抗が接続され且つ該２＃伸入力端
子が第２の差動増幅器を介して４線側のアナログ出力端
子に接続され４線側アナログ入力端子が伝達コンダクタ
ンス増幅器を介して前記第１の差動入出力増幅器の仮想
接地入力端子に接続されたアナログ信号処理部と、前記
４線側アナログ出力端子に入力が接続され出力が低域ｐ
波器に接続されたバッファー増幅器と低域ｐ波器の出力
に接続されたオーバーサンプル型Ａ／Ｄ変換器と４線側
ディジタル入力端子と４線側ディジタル出力端子との闇
に接続された第１のディジタルフィルターと前記４線側
ディジタル入力端子と前記４線側アナログ入力端子との
間に接続された第２のディジタルフィルターとオーバー
サンプル型Ｌ）／Ａ変換器と低域テ波器とバッファー増
幅器とを含むディジタル信号処理部とを有することを特
徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である。ハイブリッド回路は
アナログ信号処理部１０１とディジタル信号処理部１０
２とからなシ、アナログ信号処理部１０１は４線側アナ
ログ入出力端子５５．５６を有し、差動入出力増幅器２
１は帰還抵抗３，４゜５．６を有し、帰還抵抗の抵抗値
を同じとして利得を１に設定しである。抵抗１，２は抵
抗値１（。
アナログ信号処理部１０１とディジタル信号処理部１０
２とからなシ、アナログ信号処理部１０１は４線側アナ
ログ入出力端子５５．５６を有し、差動入出力増幅器２
１は帰還抵抗３，４゜５．６を有し、帰還抵抗の抵抗値
を同じとして利得を１に設定しである。抵抗１，２は抵
抗値１（。
を有する。差動増幅器２２は帰還抵抗７，８，９゜ｌＯ
を有し、利得が一丁になるように設定されている。また
伝達コンダクタンス増幅器２３の伝達コンダクタンスＧ
ｍは、帰還抵抗３．４．５．６の抵抗値の逆数に選ばれ
ており、差動入出力増幅器２１の仮想接地入力端子５９
に出力が接続されている。従って端子５５から差動入出
力増幅器２１の差動出力端子５１．５２間電圧利得は１
となる。
を有し、利得が一丁になるように設定されている。また
伝達コンダクタンス増幅器２３の伝達コンダクタンスＧ
ｍは、帰還抵抗３．４．５．６の抵抗値の逆数に選ばれ
ており、差動入出力増幅器２１の仮想接地入力端子５９
に出力が接続されている。従って端子５５から差動入出
力増幅器２１の差動出力端子５１．５２間電圧利得は１
となる。
ディジタル信号処理部１０２のバッファ増幅器２４．２
５は利得は１に設定してあり、バッファ増幅器２４の入
力は前置低域ｐ波器（ＬＰＦ）２６゜オーバーサンプル
型Ｌ）／Ａ２８．インターボーレータ−３０，Ｐ端イン
ピータンス用フィルターＨ２〒３２に順次接続されてお
り、バッファ増幅器２５の出力は後置低域ｐ波器（ＬＰ
Ｆ）２７．オーバーサンプル型Ａ／Ｌ）２９．デシメー
ター３１に順次接続されている。また利得−２のディジ
タル演算器３４を含み、４線側ディジタル信号入出力端
子５７．５８を有している。ここでＬＰＦ２６〜インタ
ーポーレータ−３０の各ブロック内でのロスは無いもの
とする。
５は利得は１に設定してあり、バッファ増幅器２４の入
力は前置低域ｐ波器（ＬＰＦ）２６゜オーバーサンプル
型Ｌ）／Ａ２８．インターボーレータ−３０，Ｐ端イン
ピータンス用フィルターＨ２〒３２に順次接続されてお
り、バッファ増幅器２５の出力は後置低域ｐ波器（ＬＰ
Ｆ）２７．オーバーサンプル型Ａ／Ｌ）２９．デシメー
ター３１に順次接続されている。また利得−２のディジ
タル演算器３４を含み、４線側ディジタル信号入出力端
子５７．５８を有している。ここでＬＰＦ２６〜インタ
ーポーレータ−３０の各ブロック内でのロスは無いもの
とする。
本システムの伝送特性は次のように計算される。
（１）終端インピーダンス（ＺＩＮ ）。
終端インピーダンスＺＩＮは２線側端子５３゜５４０端
子間電圧ＶＩＮを入力電流ＩＩＮで除せばよいので抵抗
３．４．７．８の値が抵抗ｌ。
子間電圧ＶＩＮを入力電流ＩＩＮで除せばよいので抵抗
３．４．７．８の値が抵抗ｌ。
２の値札）・に比し充分大きいと仮定すれば、端子５１
．５２間電圧をＶｑｊ表わすとすると、 所望の終端インピーダンスをＺＦとするにはＨｚｔ”次
のように選べばよい。
．５２間電圧をＶｑｊ表わすとすると、 所望の終端インピーダンスをＺＦとするにはＨｚｔ”次
のように選べばよい。
（Ｉ＋） ２糾→４線特性（Ｈ２４）。
加入者線側の信号源インピーダンス１１をｚｌ、信号源
７０の電圧を”Ｓｓ端子５８のアナログ換算電圧をｖＴ
Ｘと表わせは、Ｚ、＝ＺＴならばＨ２ｔはτとなる。
７０の電圧を”Ｓｓ端子５８のアナログ換算電圧をｖＴ
Ｘと表わせは、Ｚ、＝ＺＴならばＨ２ｔはτとなる。
Ｑｌｌｌ リターンロス（Ｈ２２）。
リターンロスの定義よシ
となりＺｌ＝ＺＴの時は、整合は完全となる。
Ｏｖｌ ４１１４１−２線特性（Ｈ４２）。
端子５７のアナログ換算電圧をｖＲＸ ＋ ｖ８ ＝０
、端子５３，５４間電圧ｔ−Ｖｚｗと表わすと、より ２Ｔ−２ｊの時はＨ４２＝ ｌとなる （■）トランス・ハイブリッドリターンロス（１１４４
）。
、端子５３，５４間電圧ｔ−Ｖｚｗと表わすと、より ２Ｔ−２ｊの時はＨ４２＝ ｌとなる （■）トランス・ハイブリッドリターンロス（１１４４
）。
端子５８の電圧をｖＴＸで表わすと、
２ Ｂ＝＝２ｊの時Ｈ４４→０となる。
こうして、従来と同様なハイブリッド特性が実現できる
。ここでＨ２，ＨＢはディジタルフィルターであるので
掛算の係数値を内蔵係数１（、Ａ ｋｉに書き換えてや
れば電話機或は加入者線路特性の多様化に対応できる。
。ここでＨ２，ＨＢはディジタルフィルターであるので
掛算の係数値を内蔵係数１（、Ａ ｋｉに書き換えてや
れば電話機或は加入者線路特性の多様化に対応できる。
つまりプログラマブルである。
又、従来の第２図での外付は素子、アナログ信号処理部
の増幅器群が無くなり、第３図のようにアナログ部３６
１．ディジタル部３６２だけで全集積化ハイブリッド回
路が実現できる。
の増幅器群が無くなり、第３図のようにアナログ部３６
１．ディジタル部３６２だけで全集積化ハイブリッド回
路が実現できる。
なお上述の伝達特性Ｈ７，）ＬＢのアナログ領域からデ
ィジタル領域への変換は、例えばＳ−、Ｚへの双一次変
換”” ’ ｌ（”” ９ｆ％’ザンＴ
ｚ＋ｌＴ’、。
ィジタル領域への変換は、例えばＳ−、Ｚへの双一次変
換”” ’ ｌ（”” ９ｆ％’ザンＴ
ｚ＋ｌＴ’、。
プリング周波数）を行いディジタルフィルター係数を決
定すれはよい。又、オーバーサンプリング。
定すれはよい。又、オーバーサンプリング。
型Ａ／υ、υ／Ａ変換器とディジタルフィルターとを使
用する代わりに、スイッチトキャパシターフィルターで
Ｈｚ ＋ ＨＢを実現し、アナログ信号処理部と結合し
ても、外付はインピーダンス不要のハイブリッド回路を
実現できる。
用する代わりに、スイッチトキャパシターフィルターで
Ｈｚ ＋ ＨＢを実現し、アナログ信号処理部と結合し
ても、外付はインピーダンス不要のハイブリッド回路を
実現できる。
以上説明したように本発明は、アナログ信号処理回路と
ディジタル信号処理回路との最適分割化により、外付は
像子と、アナログアンプの削減を図り、又、終端特性と
エコーキャンセル特性とのプログラム化が可能になった
ので汎用性、小型高性能性、経済性の大幅向上ができる
効果がある。
ディジタル信号処理回路との最適分割化により、外付は
像子と、アナログアンプの削減を図り、又、終端特性と
エコーキャンセル特性とのプログラム化が可能になった
ので汎用性、小型高性能性、経済性の大幅向上ができる
効果がある。
第１図は本発明の一実施例の回路図、第２図は従来のハ
イブリッド回路のブロック図、第３図は本発明の一実施
例のブロック図である。 １０１・・・・・・アナログ信号処理部、１０２・・・
・・・ディジタル信号処理部、１１・・・・・・加入者
線側インピーダンス、２８・・・・・・オーバーサンプ
リング型Ｄ／Ａ１２９・・・・・・オーバーサンプリン
グ型Ａ／Ｌ）、 ３２・・・・・・ディジタルフィルタ
ー、３３・・・・・・バランスネットワークのフィルタ
ー、５７．５８・・・・・・４線側ディジタル信号端子
、２０１・・・・・・従来のラインカード、２６１・・
・・・・ＢＳＨｌ ２６２・・・・・・コーデックフィ
ルター、２１２．２１３・・・・・・終端インピーダン
ス素子、２１４〜２１８・・°・パバランスインピーダ
ンス素子、２１１・・・・・・加入者側インピータンス
、２５３．２５５・・・・・・４＃ｉｉ側アナログ信号
端子、２５７．２５８・・・・・・４線側ディジタル信
号端子、３０１．３６１・・・・・・アナログ信号処理
部、３６２・・・・・・ディジタル信号処理部。
イブリッド回路のブロック図、第３図は本発明の一実施
例のブロック図である。 １０１・・・・・・アナログ信号処理部、１０２・・・
・・・ディジタル信号処理部、１１・・・・・・加入者
線側インピーダンス、２８・・・・・・オーバーサンプ
リング型Ｄ／Ａ１２９・・・・・・オーバーサンプリン
グ型Ａ／Ｌ）、 ３２・・・・・・ディジタルフィルタ
ー、３３・・・・・・バランスネットワークのフィルタ
ー、５７．５８・・・・・・４線側ディジタル信号端子
、２０１・・・・・・従来のラインカード、２６１・・
・・・・ＢＳＨｌ ２６２・・・・・・コーデックフィ
ルター、２１２．２１３・・・・・・終端インピーダン
ス素子、２１４〜２１８・・°・パバランスインピーダ
ンス素子、２１１・・・・・・加入者側インピータンス
、２５３．２５５・・・・・・４＃ｉｉ側アナログ信号
端子、２５７．２５８・・・・・・４線側ディジタル信
号端子、３０１．３６１・・・・・・アナログ信号処理
部、３６２・・・・・・ディジタル信号処理部。
Claims (3)
- （１）伝送利得が１である第１の差動入出力増幅器の２
線側差動入力端子と差動出力端子間に第１、第２の抵抗
が接続され且つ該２線側入力端子が第２の差動増幅器を
介して４線側アナログ出力端子に接続され４線側アナロ
グ入力端子が伝達コンダクタンス増幅器を介し前記第１
の差動入出力増幅器の仮想接地入力端子に接続されたア
ナログ信号処理部と、前記４線側アナログ出力端子に入
力が接続され出力が低域ろ波器に接続されたバッファー
増幅器と低域ろ波器の出力に接続されたオーバーサンプ
ル型Ａ／Ｄ変換器と４線側ディジタル入力端子と４線側
ディジタル出力端子との間に接続された第１のディジタ
ルフィルターと前記４線側ディジタル入力端子と前記４
線側アナログ入力端子との間に接続された第２のディジ
タルフィルターとオーバーサンプル型Ｄ／Ａ変換器と低
域ろ波器とバッファー増幅器とを含むディジタル信号処
理部とを有することを特徴とするハイブリッド回路。 - （２）前記ハイブリッド回路の２線側終端インピーダン
スをＺ＿Ｔとし前記第１、第２の抵抗の値をＲ＿Ｆとし
た時上記第２のディジタルフィルターの伝達関数Ｈ＿Ｚ
＿Ｔを４Ｒ＿Ｆ／Ｚ＿Ｔと設定した事を特徴とする特許
請求の範囲第１項記載のハイブリッド回路。 - （３）前記ハイブリッド回路のエコーキャンセル用のバ
ランスインピーダンスをＺ＿Ｂとし、２線側終端インピ
ーダンスをＺ＿Ｔとした時上記第１のディジタルフィル
ターの伝達関数Ｈ＿Ｚ＿ＢをＺ＿Ｂ／（Ｚ＿Ｔ＋Ｚ＿Ｂ
）と設定した事を特徴とする特許請求の範囲第１項記載
のハイブリッド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9997986A JPS62254527A (ja) | 1986-04-28 | 1986-04-28 | ハイブリツド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9997986A JPS62254527A (ja) | 1986-04-28 | 1986-04-28 | ハイブリツド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62254527A true JPS62254527A (ja) | 1987-11-06 |
Family
ID=14261786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9997986A Pending JPS62254527A (ja) | 1986-04-28 | 1986-04-28 | ハイブリツド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62254527A (ja) |
-
1986
- 1986-04-28 JP JP9997986A patent/JPS62254527A/ja active Pending
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