JPS62254255A - 入出力制御回路 - Google Patents
入出力制御回路Info
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- JPS62254255A JPS62254255A JP9692586A JP9692586A JPS62254255A JP S62254255 A JPS62254255 A JP S62254255A JP 9692586 A JP9692586 A JP 9692586A JP 9692586 A JP9692586 A JP 9692586A JP S62254255 A JPS62254255 A JP S62254255A
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- 230000002093 peripheral effect Effects 0.000 claims description 16
- 238000006073 displacement reaction Methods 0.000 abstract description 4
- 240000007320 Pinus strobus Species 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプロセッサと周辺入出力装置の間
のデータ転送を制御する入出力制御回路、特に入出力ア
ドレスの指定によって選択されたことを検出できる入出
力制御回路に関するものである。
のデータ転送を制御する入出力制御回路、特に入出力ア
ドレスの指定によって選択されたことを検出できる入出
力制御回路に関するものである。
第３図はマイクロプロセッサシステムの構成を示すブロ
ック図、第弘図は従来の入出力制御回路の構成を示す概
略図、第夕図はマイクロプロセッサと入出力制御回路の
間で交わされる信号のタイミングチャート図である。
ック図、第弘図は従来の入出力制御回路の構成を示す概
略図、第夕図はマイクロプロセッサと入出力制御回路の
間で交わされる信号のタイミングチャート図である。
まず第３図のマイクロプロセッサシステムについて説明
する。図において、マイクロプロセッサ（１０）は、シ
ステムバス（−〇）並びに複数個の入出力制御回路（Ｊ
ｏａ） 、１３０ｂ）６． （３０Ｃ，）、 （３０ｄ
）を介して対応する周辺入出力装置例えば記憶装置（り
Ｏａ）、表示操作装置（ｔＯｂ） 、データ通信装置（
ｔＯｃ） 、印字記録装置（ｒＯｄ）と接続され、これ
ら周辺入出力装置から所望のデータを取り込み２内部処
理し、その結果を周辺入出力装置へ出力することＫより
情報処理機能を実行する。各周辺入出力装置が固有の入
出力制御手順を必要とするので、マイクロプロセッサ（
１０）がシステムバス（−〇）Ｋ送す出した制御指令は
どの周辺入出力装置宛のものでおるかを識別し、該当す
る周辺入出力装置のみがそれを受取らなげればならない
。宛先周辺入出力装置の識別および制御指令の解読をお
こなうことが。
する。図において、マイクロプロセッサ（１０）は、シ
ステムバス（−〇）並びに複数個の入出力制御回路（Ｊ
ｏａ） 、１３０ｂ）６． （３０Ｃ，）、 （３０ｄ
）を介して対応する周辺入出力装置例えば記憶装置（り
Ｏａ）、表示操作装置（ｔＯｂ） 、データ通信装置（
ｔＯｃ） 、印字記録装置（ｒＯｄ）と接続され、これ
ら周辺入出力装置から所望のデータを取り込み２内部処
理し、その結果を周辺入出力装置へ出力することＫより
情報処理機能を実行する。各周辺入出力装置が固有の入
出力制御手順を必要とするので、マイクロプロセッサ（
１０）がシステムバス（−〇）Ｋ送す出した制御指令は
どの周辺入出力装置宛のものでおるかを識別し、該当す
る周辺入出力装置のみがそれを受取らなげればならない
。宛先周辺入出力装置の識別および制御指令の解読をお
こなうことが。
入出力制御回路（、ｙＯａ） 、 （３０ｂ） 、 （
３Ｑｃ） 、 （ＪＯｄ）の機能である。
３Ｑｃ） 、 （ＪＯｄ）の機能である。
次Ｋ、第μ図の入出力制御回路例えば（３θａ） Ｋつ
いて説明する。
いて説明する。
この入出力制御回路（ｊＯａ）は、システムバス（２０
）のうちの入出力アドレスバス（コ／） Ｋｆｍ続され
て宛先周辺入出力装置この場合は記憶装置（よＯａ）の
識別をおこなうデコーダ（３１）と、システムバス（２
０）のうちのデータバス（ココ）Ｋ接９Ｍされて記憶装
置（ｔＯａ） Ｋ固有の制御をおこなう入出力装置制御
回路（３２）と、デコーダ（３１）の出力側と入力側装
置制御回路（３コ）の入力側との間に接続されてデコー
ダ出力と読出しストローブ、書込みストローブとの論理
積をとるそれぞれＡＮＤゲート（３３） 、 （、？り
とから構成される。
）のうちの入出力アドレスバス（コ／） Ｋｆｍ続され
て宛先周辺入出力装置この場合は記憶装置（よＯａ）の
識別をおこなうデコーダ（３１）と、システムバス（２
０）のうちのデータバス（ココ）Ｋ接９Ｍされて記憶装
置（ｔＯａ） Ｋ固有の制御をおこなう入出力装置制御
回路（３２）と、デコーダ（３１）の出力側と入力側装
置制御回路（３コ）の入力側との間に接続されてデコー
ダ出力と読出しストローブ、書込みストローブとの論理
積をとるそれぞれＡＮＤゲート（３３） 、 （、？り
とから構成される。
従来の入出力制御回路（ｊＯａ）〜（ｊＯｄ）を使用し
タマイクロプロセッサシステムは上述したように構成す
れ、まずマイクロプロセッサ（ＩＱ）が入出力アドレス
バス（Ｊ／）Ｋ、制御したい周辺入出力装置例えば記憶
装置００ａ）を識別する入出力アドレス〔第５図（Ａ）
参照〕を乗せる。入出力制御回路例えば（３０ａ）では
、入出力アドレスバス（コ／）ヲ介して送られて来た入
出力アドレスがデコーダ（３／） Ｋ与えられ、複数の
デコード出力の５ち入出力制御回路（、ｙｏａ） Ｋ割
付けられた入出力アドレスに対応するデコード出力がオ
ンになることを監視する。マイクロプロセッサ（１０）
は送出した入出力アドレスが入出力制御回路（ｊＯａ）
でデコードされるために必要な遅延時間の後に、読出し
ストローブまたは書込みストローブなオン圧する。デコ
ーダ（３１）のデコード出力がオンである入出力制御回
路（，７０ａ）は、読出しストローブが送られて来てＡ
ＮＤグー） Ｃ３３）が開かれたときには入出力装置制
御回路（３２）からデータバス（ココ）に所望の続出し
データを乗せてマイクロプロセッサ（１０） Ｋ送り返
す〔第５図（Ｂ）参照〕が、書込みストローブが送られ
て来てＡＮＤゲー） ＜３（Ｉ＞が開かれたときＫはマ
イクロプロセッサＣｔｏ）カｆ −タパス（ユ２）Ｋ乗
せて送って来た書込みデータを入出力装置制御回路（３
コ）で受は取るが（＃ｒ図（Ｃ）参照〕。デコーダ（３
１）のデコード出力がオフである人出力制御回路（３０
ｂ）〜（ｙＯｄ）は、それら自身カマイクロプロセッサ
（１０）によって選択されていないことを知って、読出
しストローブまたは書込みストローブが送られて来ても
無視し、−切の応答をおこなわない。
タマイクロプロセッサシステムは上述したように構成す
れ、まずマイクロプロセッサ（ＩＱ）が入出力アドレス
バス（Ｊ／）Ｋ、制御したい周辺入出力装置例えば記憶
装置００ａ）を識別する入出力アドレス〔第５図（Ａ）
参照〕を乗せる。入出力制御回路例えば（３０ａ）では
、入出力アドレスバス（コ／）ヲ介して送られて来た入
出力アドレスがデコーダ（３／） Ｋ与えられ、複数の
デコード出力の５ち入出力制御回路（、ｙｏａ） Ｋ割
付けられた入出力アドレスに対応するデコード出力がオ
ンになることを監視する。マイクロプロセッサ（１０）
は送出した入出力アドレスが入出力制御回路（ｊＯａ）
でデコードされるために必要な遅延時間の後に、読出し
ストローブまたは書込みストローブなオン圧する。デコ
ーダ（３１）のデコード出力がオンである入出力制御回
路（，７０ａ）は、読出しストローブが送られて来てＡ
ＮＤグー） Ｃ３３）が開かれたときには入出力装置制
御回路（３２）からデータバス（ココ）に所望の続出し
データを乗せてマイクロプロセッサ（１０） Ｋ送り返
す〔第５図（Ｂ）参照〕が、書込みストローブが送られ
て来てＡＮＤゲー） ＜３（Ｉ＞が開かれたときＫはマ
イクロプロセッサＣｔｏ）カｆ −タパス（ユ２）Ｋ乗
せて送って来た書込みデータを入出力装置制御回路（３
コ）で受は取るが（＃ｒ図（Ｃ）参照〕。デコーダ（３
１）のデコード出力がオフである人出力制御回路（３０
ｂ）〜（ｙＯｄ）は、それら自身カマイクロプロセッサ
（１０）によって選択されていないことを知って、読出
しストローブまたは書込みストローブが送られて来ても
無視し、−切の応答をおこなわない。
以上述べたように、マイクロプロセッサ（１０）は入出
力アドレスを指定することＫより、システムバス（コｏ
ａＫ並列に接続される複数個の入出力制御回路（，７（
７ａ）〜（３０ｄ）および周辺入出力装置（ｔＱａ）〜
（！ｒＯｄ）の中からそれぞれ所望の７個を選び、制御
指令あるいはデータを授受することができる。
力アドレスを指定することＫより、システムバス（コｏ
ａＫ並列に接続される複数個の入出力制御回路（，７（
７ａ）〜（３０ｄ）および周辺入出力装置（ｔＱａ）〜
（！ｒＯｄ）の中からそれぞれ所望の７個を選び、制御
指令あるいはデータを授受することができる。
なお、入出力装置制御回路（３コ）は周辺入出力装置（
ｒＯａ）〜（ｒＯｄ） Ｋ固有の制御平置を実行する回
路であるが、その回路動作はこの発明の構成要素でない
ため説明を省略する。
ｒＯａ）〜（ｒＯｄ） Ｋ固有の制御平置を実行する回
路であるが、その回路動作はこの発明の構成要素でない
ため説明を省略する。
従来の入出力制御回路では、入出力アドレスの指定によ
ってその入出力制御回路が選択されたことを検出するた
めにデコーダが用いられるので、入出力アドレスの割付
けを変更する罠はノ・−ドウエアを変えることが必要で
あり、従って人出力アドレス割付けの異なるマイクロプ
ロセッサシステム相互間ではプログラムを共用できない
という問題点があった。
ってその入出力制御回路が選択されたことを検出するた
めにデコーダが用いられるので、入出力アドレスの割付
けを変更する罠はノ・−ドウエアを変えることが必要で
あり、従って人出力アドレス割付けの異なるマイクロプ
ロセッサシステム相互間ではプログラムを共用できない
という問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、プログラム制御の下に、任意の入出力アド
レスを割付けることができる人出力制御回路を得ること
を目的とする。
れたもので、プログラム制御の下に、任意の入出力アド
レスを割付けることができる人出力制御回路を得ること
を目的とする。
この発明に係る入出力制御回路は、この入出力制御回路
に割付けられた入出力アドレスを保持するレジスタと、
このレジスタの内容と入出力アドレスバス上の入出力ア
ドレスとを比較する比較器とを設けたものである。
に割付けられた入出力アドレスを保持するレジスタと、
このレジスタの内容と入出力アドレスバス上の入出力ア
ドレスとを比較する比較器とを設けたものである。
この発明忙おいては、比較器による比較一致で入出力装
置制御回路の選択を検出し、レジスタはマイクロプロセ
ッサのプログラムから任意の入出力アドレスを設定でき
るように構成されているので、入出力制御回路に割付け
られた入出力アドレスをハードウェアの変更を一切必要
としないので。
置制御回路の選択を検出し、レジスタはマイクロプロセ
ッサのプログラムから任意の入出力アドレスを設定でき
るように構成されているので、入出力制御回路に割付け
られた入出力アドレスをハードウェアの変更を一切必要
としないので。
任意に変更・再設定できるようＫなる。
次に、この発明の一実施例を第１図、第２図を参照して
説明する。第１図はこの発明の入出力制御回路の構成を
示すブロック図、第２図は入出力制御を行うためのタイ
ミングチャート図である。
説明する。第１図はこの発明の入出力制御回路の構成を
示すブロック図、第２図は入出力制御を行うためのタイ
ミングチャート図である。
図において、（２１） 、 （Ｊコ）、（３コ）〜（３
ｐ）は従来と同じものである。（弘０）はこの発明の入
出力制御回路、（＜＝／）はデータバス（２ａ）に接続
され、システムリセット信号がマイクロプロセッサシス
テムの初期リセット時にオンになるとアドレス定数が転
送されて来るレジスタ、（ｐりはこのレジスタ（弘／）
の出力側と入出力アドレスバス（コ／）との間に接続さ
れた第１比較器であり、その出力をＡＮＤゲー） （３
３）および（３グ）へ供給する。
ｐ）は従来と同じものである。（弘０）はこの発明の入
出力制御回路、（＜＝／）はデータバス（２ａ）に接続
され、システムリセット信号がマイクロプロセッサシス
テムの初期リセット時にオンになるとアドレス定数が転
送されて来るレジスタ、（ｐりはこのレジスタ（弘／）
の出力側と入出力アドレスバス（コ／）との間に接続さ
れた第１比較器であり、その出力をＡＮＤゲー） （３
３）および（３グ）へ供給する。
（弘３）はレジスタ（ｐｌ）の出力が供給されると共和
入出力制御回路（参〇）の入出力アドレスとレジスタ（
４ｔ／）の入出力アドレスとの相対関係を示す変位定数
も供給される加算器、（グル）はこの加算ａ ＜ＩＩｙ
＞の出力側と入出力アドレスバス（−／）との間に接続
された第コ比較器、（ｔＩり）はこの第コ比較器（４ｔ
４りの出力と書込みストローブの論理積をとり、その出
力でレジスタ（ｐｌ）を制御するＡＮＤゲートである。
入出力制御回路（参〇）の入出力アドレスとレジスタ（
４ｔ／）の入出力アドレスとの相対関係を示す変位定数
も供給される加算器、（グル）はこの加算ａ ＜ＩＩｙ
＞の出力側と入出力アドレスバス（−／）との間に接続
された第コ比較器、（ｔＩり）はこの第コ比較器（４ｔ
４りの出力と書込みストローブの論理積をとり、その出
力でレジスタ（ｐｌ）を制御するＡＮＤゲートである。
このように構成されたこの発明の入出力制御回路（弘０
）において、まず初め忙レジスタ（弘／）の初期設定の
仕方を述べる。マイクロプロセッサシステムの電源投入
時などのハードウェア回路の初期化が必要なときＫは、
システムリセット信号はオンにされる〔第一図（Ａ）参
照〕。そうすると、アドレス定数はレジスタ（ρ／）Ｋ
転送され、その中に蓄積される。アドレス定数が蓄積さ
れたことくより、マイクロプロセッサシステム初期化の
直後の仮入出力アドレスは入出力制御回路（ｐＯ） Ｋ
割付けられる〔第一図（Ｉ）参照〕。なお、アドレス定
数の値（以下すと呼ぶ）は、任意の直にすることができ
る。初期設定の手順は第コ図■に対応する。
）において、まず初め忙レジスタ（弘／）の初期設定の
仕方を述べる。マイクロプロセッサシステムの電源投入
時などのハードウェア回路の初期化が必要なときＫは、
システムリセット信号はオンにされる〔第一図（Ａ）参
照〕。そうすると、アドレス定数はレジスタ（ρ／）Ｋ
転送され、その中に蓄積される。アドレス定数が蓄積さ
れたことくより、マイクロプロセッサシステム初期化の
直後の仮入出力アドレスは入出力制御回路（ｐＯ） Ｋ
割付けられる〔第一図（Ｉ）参照〕。なお、アドレス定
数の値（以下すと呼ぶ）は、任意の直にすることができ
る。初期設定の手順は第コ図■に対応する。
次に、レジスタ（＠／）の内容を変更する前Ｋ。
入出力装置制御回路（３２）を選択する時は、入出力ア
ドレスシを入出力アドレスバス（２１）に乗せること〔
第２図（Ｂ）参照〕Ｋより、第１比較器（４ｔ２）はア
ドレスｈが一致したこと〔第１図（Ｇ）参照〕を検出し
、例えば第１図（Ｅ）に示すように書込みストローブで
ＡＮＤゲー） （，７４’）が開かれると入出力装置制
御回路（３λ）が選択され〔第１図（１）参照〕。
ドレスシを入出力アドレスバス（２１）に乗せること〔
第２図（Ｂ）参照〕Ｋより、第１比較器（４ｔ２）はア
ドレスｈが一致したこと〔第１図（Ｇ）参照〕を検出し
、例えば第１図（Ｅ）に示すように書込みストローブで
ＡＮＤゲー） （，７４’）が開かれると入出力装置制
御回路（３λ）が選択され〔第１図（１）参照〕。
制御指令およびデータの転送を行なうこと〔第２図（Ｃ
）参照〕ができる。この手順は第２図■に対応する。
）参照〕ができる。この手順は第２図■に対応する。
次Ｋ、入出力アドレス保持用のレジスタ（４ｔ／）Ｋ所
望の入出力アドレスを設定する時は、レジスタ（ｐｌ）
の上述した内容ＡＫ加算器（ＩＩ、ｙ）が変位定数の’
ＶＬ／を加えた＊；＝＋ｉを第コ比較器（ｐｕ）へ供給
すると共ＫｊｌＥ２図（Ｂ） Ｋ示すように入出力アド
レスＬ −）−７を入出力アドレスバス（コ／）に乗せ
るととくより、第コ比較ａ Ｃｕｅ＞はアドレスの一致
を検出し、マイクロプロセッサ（１０）とのデータ転送
対象としてレジスタ（ｔＩｌ）が選択される。
望の入出力アドレスを設定する時は、レジスタ（ｐｌ）
の上述した内容ＡＫ加算器（ＩＩ、ｙ）が変位定数の’
ＶＬ／を加えた＊；＝＋ｉを第コ比較器（ｐｕ）へ供給
すると共ＫｊｌＥ２図（Ｂ） Ｋ示すように入出力アド
レスＬ −）−７を入出力アドレスバス（コ／）に乗せ
るととくより、第コ比較ａ Ｃｕｅ＞はアドレスの一致
を検出し、マイクロプロセッサ（１０）とのデータ転送
対象としてレジスタ（ｔＩｌ）が選択される。
もう少し詳しく説明すれば、このとき、マイクロプロセ
ッサ（１０）が更新したい新入出力アドレス（以下、ｎ
と呼ぶ）をデータバス（２２） Ｋ乗せ〔第一図（Ｃ）
参照〕、書込みストローブを送ることによって開かれた
ＡＮＤゲー） （Ｍ＞の制御下でレジスタ（ｔＩｌ）の
内容はｎＫ書き替えられる。なお、変位定数のＩｉ！［
／−は入出力装置制御回路（３ユ）とレジスタ（９ｔｌ
）の入出力アドレスを互に分離するための差異であり、
ゼロでなければ任意のｆｌｕにすることができ為レジス
タ（ｐｌ）のこの設定の手順は、第コ図■に対応する。
ッサ（１０）が更新したい新入出力アドレス（以下、ｎ
と呼ぶ）をデータバス（２２） Ｋ乗せ〔第一図（Ｃ）
参照〕、書込みストローブを送ることによって開かれた
ＡＮＤゲー） （Ｍ＞の制御下でレジスタ（ｔＩｌ）の
内容はｎＫ書き替えられる。なお、変位定数のＩｉ！［
／−は入出力装置制御回路（３ユ）とレジスタ（９ｔｌ
）の入出力アドレスを互に分離するための差異であり、
ゼロでなければ任意のｆｌｕにすることができ為レジス
タ（ｐｌ）のこの設定の手順は、第コ図■に対応する。
次に、レジスタ（り／）の内容なｎＫ変更後Ｋ、入出力
装置制御装置（３コ）を選択する時は、入出力アドレス
として更新後の入出力アドレスｎを用いることで、第１
比較器（ｕ２）Ｋよりレジスタ（弘／）の内容とのアド
レス一致検出がおこなわれ、もって入出力装置制御回路
（３コ）が選択される。
装置制御装置（３コ）を選択する時は、入出力アドレス
として更新後の入出力アドレスｎを用いることで、第１
比較器（ｕ２）Ｋよりレジスタ（弘／）の内容とのアド
レス一致検出がおこなわれ、もって入出力装置制御回路
（３コ）が選択される。
この平置は第λ図■に対応する。
なお、上記の説明では、入出力装置制御回路の入出力ア
ドレスが１種類の回路忙ついて説明したが、レジスタと
比較器の対を複数組接続することにより、複数の入出力
アドレスを使用する入出力装置制御回路にも適用するこ
とができる。
ドレスが１種類の回路忙ついて説明したが、レジスタと
比較器の対を複数組接続することにより、複数の入出力
アドレスを使用する入出力装置制御回路にも適用するこ
とができる。
また、上記の実施例では、レジスタを選択する入出力ア
ドレスを算出するためＫ、加算器を用いた例を示したが
、ＯＲゲートを使用して論理和による算出を行っても同
様の効果を奏する。
ドレスを算出するためＫ、加算器を用いた例を示したが
、ＯＲゲートを使用して論理和による算出を行っても同
様の効果を奏する。
以上に説明したように、この発明の入出力制御回路によ
れば、入出力制御回路を選択する入出力アドレスをプロ
グラムから任意に設定できるようにレジスタおよび比較
器を用いて構成したので、ハードウェアの変更を全く必
要としないので入出力アドレスの割付けを容易に変更す
ることができ、また複数のマイクロプロセッサシステム
相互間でプログラムを共用できる効果がある。
れば、入出力制御回路を選択する入出力アドレスをプロ
グラムから任意に設定できるようにレジスタおよび比較
器を用いて構成したので、ハードウェアの変更を全く必
要としないので入出力アドレスの割付けを容易に変更す
ることができ、また複数のマイクロプロセッサシステム
相互間でプログラムを共用できる効果がある。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図はこの発明の一実施例における入出力制御タイミ
ングチャート図、第３図はマイクロプロセッサシステム
、の構成を示すブロック図。 第９図は従来の入出力制御回路の構成を示す概略図、第
５図は従来の入出力制御回路における入出力制御タイミ
ングチャート図である。 図において、（１０）・・マイクロプロセッサ、（−〇
）・・システムバス、 （ｊＯａ）〜（３０ｄ）・・入
出力制御回路、 （ｔｏａ）〜（ｔＯａ）・・周辺入
出力装置、 （ＵＯ）・・入出力制御回路、 （ｐｉ
）・・レジスタ、（μコ）・・第７比較器、（グ３）・
・加算器。 （ｐｐ）・・第コ比較器、（ｐｉ）・・ＡＮＤゲートで
ある。 なお、各図中、同一符号は同−又は相当部分を示す。 尾３図
第２図はこの発明の一実施例における入出力制御タイミ
ングチャート図、第３図はマイクロプロセッサシステム
、の構成を示すブロック図。 第９図は従来の入出力制御回路の構成を示す概略図、第
５図は従来の入出力制御回路における入出力制御タイミ
ングチャート図である。 図において、（１０）・・マイクロプロセッサ、（−〇
）・・システムバス、 （ｊＯａ）〜（３０ｄ）・・入
出力制御回路、 （ｔｏａ）〜（ｔＯａ）・・周辺入
出力装置、 （ＵＯ）・・入出力制御回路、 （ｐｉ
）・・レジスタ、（μコ）・・第７比較器、（グ３）・
・加算器。 （ｐｐ）・・第コ比較器、（ｐｉ）・・ＡＮＤゲートで
ある。 なお、各図中、同一符号は同−又は相当部分を示す。 尾３図
Claims (1)
- マイクロプロセツサと、このマイクロプロセツサへシス
テムパスを介して接続された複数個の入出力制御回路と
、各入出力制御回路に接続された周辺入出力装置とから
成るマイクロプロセツサシステムにおいて、前記マイク
ロプロセツサと前記周辺入出力装置の間のデータ転送を
制御するために、前記マイクロプロセツサシステムの初
期リセツト時に前記複数個の入出力制御回路の種類に応
じた固有のアドレス定数が設定されかつ前記マイクロプ
ロセツサから任意のデータを設定できるレジスタと、前
記マイクロプロセツサから与えられる入出力アドレスと
前記レジスタの内容とを比較する比較器とを備え、前記
マイクロプロセツサからのプログラム制御の下に任意の
入出力アドレスを割付けることができることを特徴とす
る入出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9692586A JPS62254255A (ja) | 1986-04-28 | 1986-04-28 | 入出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9692586A JPS62254255A (ja) | 1986-04-28 | 1986-04-28 | 入出力制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62254255A true JPS62254255A (ja) | 1987-11-06 |
Family
ID=14177927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9692586A Pending JPS62254255A (ja) | 1986-04-28 | 1986-04-28 | 入出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62254255A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07175748A (ja) * | 1993-12-20 | 1995-07-14 | Nec Corp | マイクロコンピュータシステム |
-
1986
- 1986-04-28 JP JP9692586A patent/JPS62254255A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07175748A (ja) * | 1993-12-20 | 1995-07-14 | Nec Corp | マイクロコンピュータシステム |
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