JPS6225365A - 多重情報処理システム - Google Patents
多重情報処理システムInfo
- Publication number
- JPS6225365A JPS6225365A JP16410885A JP16410885A JPS6225365A JP S6225365 A JPS6225365 A JP S6225365A JP 16410885 A JP16410885 A JP 16410885A JP 16410885 A JP16410885 A JP 16410885A JP S6225365 A JPS6225365 A JP S6225365A
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- JP
- Japan
- Prior art keywords
- cpu
- information
- shared
- interface
- central processing
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は多重情報処理システムに係り、特に中央処理装
置間の情報の通信方式に関する。
置間の情報の通信方式に関する。
一般に、複数の中央処理装置（以降ＣＰＵと略す）とこ
れらの中央処理装置に共用される主記憶装置（以降ＭＳ
と略す）から構成される多重情報処理システム（以降Ｍ
Ｐシステムと略す）に於いては、ＣＰＵ間の情報の授受
が不可欠である。例えば各ＣＰＵがアドレス変換バッフ
ァ（以降ＴＬＢと略す）を鍔えてＭＳを共用している場
合、１つのＣＰＵがアドレス変換テーブルを書替えると
他のＣＰＵのＴ Ｌ Ｂをパージする必要があり１ＭＰ
ＭＰシステム成しているＣＰＵはそれぞれ、他ＣＰＵへ
のパージＴＬＢ要求信号の授受を行う機能を備えている
。更に、このハードウェア的なＣＰＵ間イフィンタフエ
ース降インタフェースと略す）だけで無く、各ＣＰＵが
実行しているソフトウェアが発行する命令語によるＣＰ
Ｕ間の通信機能も存在し、いわゆるシグナルプロセッサ
命令（以降５ＩＧＰ命令と略す）としてサポートされて
いる。５ＩＧＰ命令の一般的仕様に関しては、例えばＩ
ＢＭ社発行の刊行物「アイ・ビー・エムシステム３７０
プリンシプルズオブオペレーションＪ （Ｉ Ｂ
Ｍ Ｓｙｓｔｅｍ ３７０ Ｐｒ１ｎｃｉｐｌｅｓ
ｏｆ ０ｐｅｒａｔ、１ｏｎ） （ＧＡ−２２−７０
００）及び「アイ・ビー・エムシステム ３７０ エク
ステンデドアーキテクチュアプリンシプルズオブオペレ
ーションＪ （Ｉ’ＢＭ ５ｙｓｔ、ｅｍ ３７０
Ｅｘｔ。
れらの中央処理装置に共用される主記憶装置（以降ＭＳ
と略す）から構成される多重情報処理システム（以降Ｍ
Ｐシステムと略す）に於いては、ＣＰＵ間の情報の授受
が不可欠である。例えば各ＣＰＵがアドレス変換バッフ
ァ（以降ＴＬＢと略す）を鍔えてＭＳを共用している場
合、１つのＣＰＵがアドレス変換テーブルを書替えると
他のＣＰＵのＴ Ｌ Ｂをパージする必要があり１ＭＰ
ＭＰシステム成しているＣＰＵはそれぞれ、他ＣＰＵへ
のパージＴＬＢ要求信号の授受を行う機能を備えている
。更に、このハードウェア的なＣＰＵ間イフィンタフエ
ース降インタフェースと略す）だけで無く、各ＣＰＵが
実行しているソフトウェアが発行する命令語によるＣＰ
Ｕ間の通信機能も存在し、いわゆるシグナルプロセッサ
命令（以降５ＩＧＰ命令と略す）としてサポートされて
いる。５ＩＧＰ命令の一般的仕様に関しては、例えばＩ
ＢＭ社発行の刊行物「アイ・ビー・エムシステム３７０
プリンシプルズオブオペレーションＪ （Ｉ Ｂ
Ｍ Ｓｙｓｔｅｍ ３７０ Ｐｒ１ｎｃｉｐｌｅｓ
ｏｆ ０ｐｅｒａｔ、１ｏｎ） （ＧＡ−２２−７０
００）及び「アイ・ビー・エムシステム ３７０ エク
ステンデドアーキテクチュアプリンシプルズオブオペレ
ーションＪ （Ｉ’ＢＭ ５ｙｓｔ、ｅｍ ３７０
Ｅｘｔ。
ｅｎｄｅｄ ＡｒｃｈｉＦ＋ｅｃｔｕｒｅ Ｐｒ１
ｎｃｉｐｌｅ＋ ｏｆ ０ｐｅｒａｔｉ。
ｎｃｉｐｌｅ＋ ｏｆ ０ｐｅｒａｔｉ。
ｎ） （ＳＡ２２−７０８５）にその詳細が記述されて
いる。
いる。
このように、従来は、５ＩＧＰ命令の機能やパージＴＬ
Ｂ要求信号の授受を行う為、ハードウェア論理で５ＩＧ
Ｐ命令のオーダやアドレス信号線がＭＰインタフェース
に設けられ、更にパージＴＬＢ要求信号と共に部分的に
ＴＬＢをパージする為のアドレスを転送する信号線もＭ
Ｐインタフェースに設けられていた。
Ｂ要求信号の授受を行う為、ハードウェア論理で５ＩＧ
Ｐ命令のオーダやアドレス信号線がＭＰインタフェース
に設けられ、更にパージＴＬＢ要求信号と共に部分的に
ＴＬＢをパージする為のアドレスを転送する信号線もＭ
Ｐインタフェースに設けられていた。
しかしながら、ハードウェア論理にてＭＰインタフェー
スを実現する場合、５ＩＧＰ命令の機能拡張に伴うＭＰ
インタフェースのパラメータの増加及びインタフェース
コマンドの増加／変更が生ずると、ハードウェア論理の
変更／追加が必要とされ、更にハードウェア固有の必要
性からＭＰインタフェースにＣＰＵ間の授受情報を追加
しようとした場合にも、ハードウェア論理の変更／追加
が必要とされ、柔軟性に欠けるものであった。
スを実現する場合、５ＩＧＰ命令の機能拡張に伴うＭＰ
インタフェースのパラメータの増加及びインタフェース
コマンドの増加／変更が生ずると、ハードウェア論理の
変更／追加が必要とされ、更にハードウェア固有の必要
性からＭＰインタフェースにＣＰＵ間の授受情報を追加
しようとした場合にも、ハードウェア論理の変更／追加
が必要とされ、柔軟性に欠けるものであった。
尚、ハードウェア論理の追加は物理的な制約もあり、容
易に変更する事が出来ず、ＭＰインタフェースを介して
授受する情報の種類を自ずから制限するものであり、Ｃ
ＰＵ間の通信機能を制限するという大きな欠点がある。
易に変更する事が出来ず、ＭＰインタフェースを介して
授受する情報の種類を自ずから制限するものであり、Ｃ
ＰＵ間の通信機能を制限するという大きな欠点がある。
本発明の目的は、必要最小限の信号のみをＣＰＵ間のＭ
Ｐインタフェースにハードウェア論理で実現し、その他
のＣＰＵ間のＭＰインタフェースは共用主記憶装置を経
由して実現し、ハードウェア論理を増加させること＝＜
、ｃｐｔＪ間のＭＰインタフェースの転送情報を飛躍的
に増大させる多重情報処理システムを提供することにあ
る。
Ｐインタフェースにハードウェア論理で実現し、その他
のＣＰＵ間のＭＰインタフェースは共用主記憶装置を経
由して実現し、ハードウェア論理を増加させること＝＜
、ｃｐｔＪ間のＭＰインタフェースの転送情報を飛躍的
に増大させる多重情報処理システムを提供することにあ
る。
本発明は、ＣＰＵ間の通信に必要なＭＰインクフェース
として、通信要求信号の授受を行うハードウェア論理に
よる第１の通信手段と、共用主記憶装置上のハードウェ
ア使用領域を経由して通信情報の授受を行い第２の通信
手段とを設け、これらの通信手段を組み合わせて全体の
ＭＰインタフェースを構成することにより、ＣＰＵ間の
ＭＰインタフェース情報の増大に効率よく対処できるＭ
Ｐゼインフェース機能を実現したことである。
として、通信要求信号の授受を行うハードウェア論理に
よる第１の通信手段と、共用主記憶装置上のハードウェ
ア使用領域を経由して通信情報の授受を行い第２の通信
手段とを設け、これらの通信手段を組み合わせて全体の
ＭＰインタフェースを構成することにより、ＣＰＵ間の
ＭＰインタフェース情報の増大に効率よく対処できるＭ
Ｐゼインフェース機能を実現したことである。
例えば、第１の通信手段により、相手のＣＰＵが通信要
求信号を受は付けて処理できる状態にあるかを調べると
同時に受付開始を指示し、相手ＣＰＵが受付は可能であ
る場合、第２の通信手段により、共用主記憶装置を経由
して引続く制御情報を転送する。これにより、引続＜Ｃ
ＰＵ間の制御情報の種類及び社の制約を外すことができ
、ＭＰインタフェースの柔軟性が飛躍的に向上する。
求信号を受は付けて処理できる状態にあるかを調べると
同時に受付開始を指示し、相手ＣＰＵが受付は可能であ
る場合、第２の通信手段により、共用主記憶装置を経由
して引続く制御情報を転送する。これにより、引続＜Ｃ
ＰＵ間の制御情報の種類及び社の制約を外すことができ
、ＭＰインタフェースの柔軟性が飛躍的に向上する。
第３図は、多重情報処理システムの構成概念を示した図
である。第３図の例はＣＰＵが２台の構成例であるが、
３台以上の構成をとっても良い。
である。第３図の例はＣＰＵが２台の構成例であるが、
３台以上の構成をとっても良い。
第３図において、共用ＭＳＩは信号線１１及び１２を介
し、ＣＰＵ２及びＣＰＵ３と接続され、更にＣＰＵ２及
びＣＰＵ３は信号線１３を介して互いに接続されている
。ＣＰＵ２及びＣＰＵ３はそれぞれ信号線１１あるいは
１２を介して独自に共用ＭＳＩの任意の領域をアクセス
することが出来る。更にＣＰＴＪ２とＣＰＵ３とはそれ
ぞれ信号線１３を介して、互いにＣＰＵ間の情報転送を
行うことができる。信号線１３を介して授受される情報
は、例えば相手ＣＰＵに対するＭＰ処理起動要求であり
、更に相手ＣＰＵからの応答であるＣＰＵの状態情報、
要求受付情報である。
し、ＣＰＵ２及びＣＰＵ３と接続され、更にＣＰＵ２及
びＣＰＵ３は信号線１３を介して互いに接続されている
。ＣＰＵ２及びＣＰＵ３はそれぞれ信号線１１あるいは
１２を介して独自に共用ＭＳＩの任意の領域をアクセス
することが出来る。更にＣＰＴＪ２とＣＰＵ３とはそれ
ぞれ信号線１３を介して、互いにＣＰＵ間の情報転送を
行うことができる。信号線１３を介して授受される情報
は、例えば相手ＣＰＵに対するＭＰ処理起動要求であり
、更に相手ＣＰＵからの応答であるＣＰＵの状態情報、
要求受付情報である。
第４図は、第３図に於ける共用ＭＳＩの分割概念を示し
た図である。即ち、共用ＭＳ１は、通常のソフトウェア
が使用するソフトウェア使用領域（以降ＳＵＡと略す）
１０１と、ハードウェアがその処理上固有に使用するハ
ードウェア使用領域（以降Ｈ８Ａと略す）１０２に分割
される。５ＵＡＩＯＩ及びＨ３Ａ１０２は共に信号線１
１及び１２を介してＭＰシステム内のＣＰＵからアクセ
スが可能である。つまりＨＳ Ａ １０２内をバッファ
として使用すれば、走行中のソフトウェアに何ら影響を
及ぼすこと無く、システム内のＣＰ ０間での情報授受
が可能な構成をとる。
た図である。即ち、共用ＭＳ１は、通常のソフトウェア
が使用するソフトウェア使用領域（以降ＳＵＡと略す）
１０１と、ハードウェアがその処理上固有に使用するハ
ードウェア使用領域（以降Ｈ８Ａと略す）１０２に分割
される。５ＵＡＩＯＩ及びＨ３Ａ１０２は共に信号線１
１及び１２を介してＭＰシステム内のＣＰＵからアクセ
スが可能である。つまりＨＳ Ａ １０２内をバッファ
として使用すれば、走行中のソフトウェアに何ら影響を
及ぼすこと無く、システム内のＣＰ ０間での情報授受
が可能な構成をとる。
第５図は本発明において共用ＭＳのＨ３Ａ内のＣＰＵ間
通信領域として設定した領域の内容を示した概念図であ
る０本実施例に於いては、ＣＰＵ間通信領域（以降ＣＣ
Ａと略す）をシステム共通領域（以降ＳＣＡと略す）、
ＣＰＵＡ用領域（以降ＣＰＵＡＡと略す）及びＣＰＵＢ
用領域（以降ＣＰＵＢＡと略す）からなる例を示してい
る。ＳＣＡには、ＭＰシステムを構成するＣＰＵで共通
に使用されるハードウェア情報を格納しておく。
通信領域として設定した領域の内容を示した概念図であ
る０本実施例に於いては、ＣＰＵ間通信領域（以降ＣＣ
Ａと略す）をシステム共通領域（以降ＳＣＡと略す）、
ＣＰＵＡ用領域（以降ＣＰＵＡＡと略す）及びＣＰＵＢ
用領域（以降ＣＰＵＢＡと略す）からなる例を示してい
る。ＳＣＡには、ＭＰシステムを構成するＣＰＵで共通
に使用されるハードウェア情報を格納しておく。
このＳＣＡに格納しておく情報としては、例えば測定ブ
ロックキー、測定ブロック更新モードピット、測定ブロ
ック起点アドレス等がある。測定ブロックに関する詳細
なる仕様については、先のＩＢＭ社発行の「アイ・ビー
・エムシステム ３７０ エクステンデドアーキテクチ
ュアプリンシプルズオブオペレーションＪ （ＩＢＭ
５ｙｓｔｅＬ１３ ７ ０ Ｅｘｔｅｎｄｅｄ
Ａｒｃｈｉｔ、ｅｃにｕｒｅ Ｐｒ１ｎｃｉｐｌ
ｅｓｏｆ ０ｐｅｒａｔｉｏｎ） （Ｓ Ａ ２２−７
０８５）に記述されている。
ロックキー、測定ブロック更新モードピット、測定ブロ
ック起点アドレス等がある。測定ブロックに関する詳細
なる仕様については、先のＩＢＭ社発行の「アイ・ビー
・エムシステム ３７０ エクステンデドアーキテクチ
ュアプリンシプルズオブオペレーションＪ （ＩＢＭ
５ｙｓｔｅＬ１３ ７ ０ Ｅｘｔｅｎｄｅｄ
Ａｒｃｈｉｔ、ｅｃにｕｒｅ Ｐｒ１ｎｃｉｐｌ
ｅｓｏｆ ０ｐｅｒａｔｉｏｎ） （Ｓ Ａ ２２−７
０８５）に記述されている。
ＣＰＵＡＡは、１つのＣＰＵが固有に使用するハードウ
ェア情報及び相手ＣＰＵに送出すべき情報を格納してお
く領域であり一本発明に於いてはこの領域を使用してＭ
Ｐインタフェースの情報を相手ｃｐｕに渡す。ＣＰＵＢ
Ａは、もう１つのＣＰＵが固有に使用する領域であり、
その役割はＣＰ Ｕ Ａ Ａと同様である。
ェア情報及び相手ＣＰＵに送出すべき情報を格納してお
く領域であり一本発明に於いてはこの領域を使用してＭ
Ｐインタフェースの情報を相手ｃｐｕに渡す。ＣＰＵＢ
Ａは、もう１つのＣＰＵが固有に使用する領域であり、
その役割はＣＰ Ｕ Ａ Ａと同様である。
第１図は本発明の多重情報処理システムの一実施例の概
念図を示す。第１図の構成は第３図と基本的に同じであ
るが、ＣＰＵＡ２およびＣＰＵＢ５に対応して共用ＭＳ
ＩのＨ３Ａ内にＣＰ Ｕ Ａ ＡｌＯ３、ＣＰＵＡ３０
１が設けられる。
念図を示す。第１図の構成は第３図と基本的に同じであ
るが、ＣＰＵＡ２およびＣＰＵＢ５に対応して共用ＭＳ
ＩのＨ３Ａ内にＣＰ Ｕ Ａ ＡｌＯ３、ＣＰＵＡ３０
１が設けられる。
以下、第１図におけるＣＰＵＡ２とＣＰ Ｕ Ｂ ３間
の情報の授受について説明する。第２図はその処理手順
を示すフローチャー１〜である。
の情報の授受について説明する。第２図はその処理手順
を示すフローチャー１〜である。
ＣＰＵＡ２がＣＰＵＢ５に何らかの動作を要求する時、
まずＣＰＵＡ２はその動作内容を規定したＭＰインタフ
ェースパラメータを共用ＭＳＩのＨＳ Ａ内ＣＰＵＡＡ
１０３に信号線Ｉｔを介して格納する（ステップ２０１
）。この格納動作は通常の主記憶アクセスと同様の手段
で行われる。次に、ＣＰＵＡ３０１は信号線Ｉ３を介し
てＣＰＵＢ５に動作要求信号を送出する（ステップ２０
２）。
まずＣＰＵＡ２はその動作内容を規定したＭＰインタフ
ェースパラメータを共用ＭＳＩのＨＳ Ａ内ＣＰＵＡＡ
１０３に信号線Ｉｔを介して格納する（ステップ２０１
）。この格納動作は通常の主記憶アクセスと同様の手段
で行われる。次に、ＣＰＵＡ３０１は信号線Ｉ３を介し
てＣＰＵＢ５に動作要求信号を送出する（ステップ２０
２）。
ＣＰＵＢ５は信号線１３を介して送られて来た動作要求
信号を受付けると、受付完了信号をイご号、ｖＡ１３を
介してＣＰＵＡ２に返送する（ステップ２０３）。なお
、ＣＩ’ＵＢ３が要求された動作を実行できない状態に
ある時は、その旨を同じく信号線１３を介して返送する
６次に、ＣＰＵＢ５は、ＣＰＵＡ２が予め格納したＭＰ
インタフェースパラメータを共用ＭＳＩ（７）ＨＳＡ内
ＣＰＵＡＡ １０３から信号線Ｉ２を介して取り出す（
ステップ２０４）。この取り出し動作は通常の主記憶ア
クセスと同様の手段で行われる。次に、ＣＰＵＢ５は。
信号を受付けると、受付完了信号をイご号、ｖＡ１３を
介してＣＰＵＡ２に返送する（ステップ２０３）。なお
、ＣＩ’ＵＢ３が要求された動作を実行できない状態に
ある時は、その旨を同じく信号線１３を介して返送する
６次に、ＣＰＵＢ５は、ＣＰＵＡ２が予め格納したＭＰ
インタフェースパラメータを共用ＭＳＩ（７）ＨＳＡ内
ＣＰＵＡＡ １０３から信号線Ｉ２を介して取り出す（
ステップ２０４）。この取り出し動作は通常の主記憶ア
クセスと同様の手段で行われる。次に、ＣＰＵＢ５は。
信号線１３を介して送られて来た動作要求とＣＰＵＡＡ
１０３から取り出したＭＰインタフェースパラメータ
から、ＣＰＵＡ２が何を要求しているかを判定し、指定
された動作を実行する（ステップ２０５）。この指定さ
れた動作の実行を完了すると、ＣＰＵＢ５は信号線１３
を介してＣＰＵＡ２に動作終了信号を送出する（ステッ
プ２０６）。
１０３から取り出したＭＰインタフェースパラメータ
から、ＣＰＵＡ２が何を要求しているかを判定し、指定
された動作を実行する（ステップ２０５）。この指定さ
れた動作の実行を完了すると、ＣＰＵＢ５は信号線１３
を介してＣＰＵＡ２に動作終了信号を送出する（ステッ
プ２０６）。
ＣＰＵＡ２は本信号を受は取ることによりＣＰＵ間の通
信を完了した事を認識する。
信を完了した事を認識する。
以上が本発明に於けるＣ Ｐ ０間の通信処理手順の一
例であるが、ＣＰＵＢ５に対する要求動作が該ＣＰＵＢ
５の実行終了を待つ必要が無い種類のものであわば、Ｃ
Ｐ Ｕ Ａ ２はステップ２０３を終了した時点で要求
送出処理を終了しても良い。又、ステップ２０６で実行
終了信号をＣＰＵＢ５が信号線１３を介して送出すると
したが、共用ＭＳＩのＩ−Ｉ Ｓ Ａ内ＣＣＡに動作終
了フラグを設定して、本フラグのオン／オフ状態により
終了をＣＰ Ｕ Ａ３に認識させても良い。
例であるが、ＣＰＵＢ５に対する要求動作が該ＣＰＵＢ
５の実行終了を待つ必要が無い種類のものであわば、Ｃ
Ｐ Ｕ Ａ ２はステップ２０３を終了した時点で要求
送出処理を終了しても良い。又、ステップ２０６で実行
終了信号をＣＰＵＢ５が信号線１３を介して送出すると
したが、共用ＭＳＩのＩ−Ｉ Ｓ Ａ内ＣＣＡに動作終
了フラグを設定して、本フラグのオン／オフ状態により
終了をＣＰ Ｕ Ａ３に認識させても良い。
以上の説明から明らかな如く１本発明によれば、ＣＰＵ
間の通信情報を転送するＭＰインタフェースを実現する
に当り、小規模なハードウェア論理を設置するのみで、
多くの豊富なＭＰインタフェース情報の授受が可能とな
る。したがって、ＣＰＵ間の通信情報が増大した場合に
も新規のＭＰインタフェースのハードウェア論理の追加
は不要であり、より柔軟性のある多重情報処理システム
をコストの上昇を伴わずに提供することが出来る。
間の通信情報を転送するＭＰインタフェースを実現する
に当り、小規模なハードウェア論理を設置するのみで、
多くの豊富なＭＰインタフェース情報の授受が可能とな
る。したがって、ＣＰＵ間の通信情報が増大した場合に
も新規のＭＰインタフェースのハードウェア論理の追加
は不要であり、より柔軟性のある多重情報処理システム
をコストの上昇を伴わずに提供することが出来る。
第１図は本発明の多重情報処理システムの一実施例の概
念図、第２図は第１図におけるＣＰＵ間の情報授受を説
明するフロー図、第３図は多重情報処理システムの一般
的概念図、第４図は共用主記憶の領域分割を示す概念図
、第５図は共用主記憶におけるＣＰＵ間通信領域の構成
を示す図である。 ■・・共用主記憶装置、 ２，３・・・中央処理装置、
１０１・・・プログラム使用領域（ＳＵＡ）、１０２・
・・ハードウェア使用領域（ＨＳ Ａ）、１０３．１０
４・・・共用主記憶内Ｈ３ＡのＣＰＵ領域。
−≧＼代理人弁理士
小 川 勝 男 ・ごノ第２図
念図、第２図は第１図におけるＣＰＵ間の情報授受を説
明するフロー図、第３図は多重情報処理システムの一般
的概念図、第４図は共用主記憶の領域分割を示す概念図
、第５図は共用主記憶におけるＣＰＵ間通信領域の構成
を示す図である。 ■・・共用主記憶装置、 ２，３・・・中央処理装置、
１０１・・・プログラム使用領域（ＳＵＡ）、１０２・
・・ハードウェア使用領域（ＨＳ Ａ）、１０３．１０
４・・・共用主記憶内Ｈ３ＡのＣＰＵ領域。
−≧＼代理人弁理士
小 川 勝 男 ・ごノ第２図
Claims (1)
- （１）２台以上の中央処理装置と、該中央処理装置のそ
れぞれから共用される主記憶装置とから構成される多重
情報処理システムにおいて、中央処理装置間の通信手段
として、中央処理装置間で直接に情報の授受を行う第１
の通信手段と、前記共用される主記憶装置内のハードウ
ェア使用領域を経由して、中央処理装置間の情報の授受
を行う第２の通信手段とを備え、中央処理装置間の通信
の種類により、第１の通信手段又は第２の通信手段又は
第１の通信手段と第２の通信手段との組み合わせにより
中央処理装置間の情報の授受を行うことを特徴とする多
重情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16410885A JPS6225365A (ja) | 1985-07-26 | 1985-07-26 | 多重情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16410885A JPS6225365A (ja) | 1985-07-26 | 1985-07-26 | 多重情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6225365A true JPS6225365A (ja) | 1987-02-03 |
Family
ID=15786906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16410885A Pending JPS6225365A (ja) | 1985-07-26 | 1985-07-26 | 多重情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225365A (ja) |
-
1985
- 1985-07-26 JP JP16410885A patent/JPS6225365A/ja active Pending
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