JPS62249526A - オ−ト・ゼロ回路 - Google Patents
オ−ト・ゼロ回路Info
- Publication number
- JPS62249526A JPS62249526A JP9361786A JP9361786A JPS62249526A JP S62249526 A JPS62249526 A JP S62249526A JP 9361786 A JP9361786 A JP 9361786A JP 9361786 A JP9361786 A JP 9361786A JP S62249526 A JPS62249526 A JP S62249526A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- auto
- converter
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010354 integration Effects 0.000 claims abstract description 6
- 230000000717 retained effect Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はオート・ゼロ回路に関し、特にＡＤ変換器のオ
フセット電圧を補償するためのオート・ゼロ回路に関す
る。
フセット電圧を補償するためのオート・ゼロ回路に関す
る。
アナログ信号をディジタル信号に変換するＡＤ変換器に
おいて、局部ＤＡ変換器および比較器と逐次近似レジス
タを用いた逐次比較形ＡＤ変換器を構成する際に、ＤＡ
変換器の直流オフセット電圧や比較器のオフセット電圧
が発生する。ｔたＡＤ変換器のサンプリング周波数の約
半分に帯域を制限するためのバンドパスフィルタ（ＢＰ
Ｆ）やローパスフィルタ（ＬＰＦ）が折シ返し雑音を防
止するために用いられる。
おいて、局部ＤＡ変換器および比較器と逐次近似レジス
タを用いた逐次比較形ＡＤ変換器を構成する際に、ＤＡ
変換器の直流オフセット電圧や比較器のオフセット電圧
が発生する。ｔたＡＤ変換器のサンプリング周波数の約
半分に帯域を制限するためのバンドパスフィルタ（ＢＰ
Ｆ）やローパスフィルタ（ＬＰＦ）が折シ返し雑音を防
止するために用いられる。
このフィルタが発生するオフセット電圧もＡＤ変換器の
オフセット電圧に加わるため、オフセット電圧の増加に
伴なう信号対雑音比の劣化を防止することが必要となる
。
オフセット電圧に加わるため、オフセット電圧の増加に
伴なう信号対雑音比の劣化を防止することが必要となる
。
この方法として従来用いられていた技術として、第２図
に示したオート・ゼロ回路によシ系のオフセット電圧を
補償することが考えられていた。第２図はアナログ信号
入力端子（Ａｉｎ） ｌから折シ返し雑音を防止するた
めの帯域制限フィルタ２を介してアナログ信号がＡＤ変
換器３に入力される。
に示したオート・ゼロ回路によシ系のオフセット電圧を
補償することが考えられていた。第２図はアナログ信号
入力端子（Ａｉｎ） ｌから折シ返し雑音を防止するた
めの帯域制限フィルタ２を介してアナログ信号がＡＤ変
換器３に入力される。
ＡＤ変換器は逐次比較を行なって、アナログ信号をディ
ジタル信号に変換する。
ジタル信号に変換する。
とのＡＤ変換を行う時に、ＡＤ変換器の極性ビット信号
をオート・ゼロ回路７に接続し、極性ビットを積分する
ことによシ、アナログ信号入力端子１に付加されるオフ
セット電圧と局部ＤＡ変換器や比較器のオフセット電圧
をこのオート・ゼロ回路によシ補償することが可能とな
る。
をオート・ゼロ回路７に接続し、極性ビットを積分する
ことによシ、アナログ信号入力端子１に付加されるオフ
セット電圧と局部ＤＡ変換器や比較器のオフセット電圧
をこのオート・ゼロ回路によシ補償することが可能とな
る。
上述した従来のオート・ゼロ回路は極性ビットを積分し
て局部ＤＡ変換器や比較器や帯域制限用フィルタのオフ
セット電圧を補償するものである。
て局部ＤＡ変換器や比較器や帯域制限用フィルタのオフ
セット電圧を補償するものである。
しかしながら極性ビットを積分することによりオート・
ゼロ回路を動作させてオフセット電圧を補償するため、
正極性ビット積分と負極性ビット積分との相対積分量の
比が異なると問題が生じる。
ゼロ回路を動作させてオフセット電圧を補償するため、
正極性ビット積分と負極性ビット積分との相対積分量の
比が異なると問題が生じる。
極性ビットが正の時の積分する電流値をＩ、とし、極性
ビットが負の時の積分する電流値をＩＮとする。
ビットが負の時の積分する電流値をＩＮとする。
このとき、オート・ゼロ回路の動作によシ安定する動作
点の電圧入は入力アナログ信号の振幅をＶ！とすると、 と表わせる。ただし■！は入力アナログ信号の振幅であ
プ、αは正の積分電流値と負の積分電流値の比であシ α＝ＩＩＰＩ／ＩＩＮ＋ ・・・（２）
と表わせる。
点の電圧入は入力アナログ信号の振幅をＶ！とすると、 と表わせる。ただし■！は入力アナログ信号の振幅であ
プ、αは正の積分電流値と負の積分電流値の比であシ α＝ＩＩＰＩ／ＩＩＮ＋ ・・・（２）
と表わせる。
式（１）は入力アナログ信号の振幅により安定する動作
点が変化することを示している。言い換えると、入力ア
ナログ信号の振幅Ｖｌによシ安定する動作点が変化する
こととなシ、低レベルの入力信号に対しては系のオフセ
ット電圧を補償するオート・ゼロ回路として動作するが
、入力アナログ信号の振幅ｖＩが大きくなると正の株分
電流値１１Ｐ１と負の積分電流値ＩＩＮ＋の比αに応じ
たオフセット電圧が生じることになる。
点が変化することを示している。言い換えると、入力ア
ナログ信号の振幅Ｖｌによシ安定する動作点が変化する
こととなシ、低レベルの入力信号に対しては系のオフセ
ット電圧を補償するオート・ゼロ回路として動作するが
、入力アナログ信号の振幅ｖＩが大きくなると正の株分
電流値１１Ｐ１と負の積分電流値ＩＩＮ＋の比αに応じ
たオフセット電圧が生じることになる。
正と負の積分電流値の比αによシ生ずるオート・ゼロ回
路から発生するオフセット電圧は、アナログ信号が大信
号から小信号に変化した際のオート・ゼロ回路の補償残
となシ、入力信号に対応した大きなオフセット電圧とな
る。このため大きなオフセット電圧による信号対量子化
雑音比の劣化が生じ、問題となった。
路から発生するオフセット電圧は、アナログ信号が大信
号から小信号に変化した際のオート・ゼロ回路の補償残
となシ、入力信号に対応した大きなオフセット電圧とな
る。このため大きなオフセット電圧による信号対量子化
雑音比の劣化が生じ、問題となった。
例えばα＝ １．１０でｖ■＝１ｖのとき安定する動作
点の電圧入を式（１）から求めると７４．７ｍＶにもな
シ何らかの対策が必要である。
点の電圧入を式（１）から求めると７４．７ｍＶにもな
シ何らかの対策が必要である。
本発明のオート・ゼロ回路は、ＡＤ変換器のオフセット
電圧を補償するための入力信号の極性ビットを積分する
オート・ゼロ回路において、ＡＤ変換器に入力されたア
ナログ信号の入力振幅があらかじめ設定したリミッタ値
以上では前回の結果を保持し、ＡＤ変換器に入力された
アナログ信号の入力振幅が前記リミッタ値以下では入力
信号の極性ビットに応じて積分を実施することを特徴と
する。
電圧を補償するための入力信号の極性ビットを積分する
オート・ゼロ回路において、ＡＤ変換器に入力されたア
ナログ信号の入力振幅があらかじめ設定したリミッタ値
以上では前回の結果を保持し、ＡＤ変換器に入力された
アナログ信号の入力振幅が前記リミッタ値以下では入力
信号の極性ビットに応じて積分を実施することを特徴と
する。
次に、本発明について図面を用いて詳細に説明する。
第１図は本発明の第１の実施例のブロック回路説明口で
ある。なお第１図において第２図と同等の個所には同じ
番号を用いている。
ある。なお第１図において第２図と同等の個所には同じ
番号を用いている。
第１図はアナログ信号入力端子（Ａｉｎ） １から折）
返し雑音を防止するための帯域制限フィルタ２を介して
ＡＤ変換器３に入力される。ｈＤ変換器は局部ＤＡＲ換
器（図示せず）と比較器（図示せず）と逐次近似レジス
タ（図示せず）からｍ成した逐次比較ＭＡＤ変換器を用
いるのが一般的である。レジスタ４は逐次比敏し７’Ｃ
結果を格納するとともに出力クロック信号（図示せず）
にニジディジタル出力端子（１’ｏｕｔ） ５からディ
ジタル１８号として出力するためのレジスタである。
返し雑音を防止するための帯域制限フィルタ２を介して
ＡＤ変換器３に入力される。ｈＤ変換器は局部ＤＡＲ換
器（図示せず）と比較器（図示せず）と逐次近似レジス
タ（図示せず）からｍ成した逐次比較ＭＡＤ変換器を用
いるのが一般的である。レジスタ４は逐次比敏し７’Ｃ
結果を格納するとともに出力クロック信号（図示せず）
にニジディジタル出力端子（１’ｏｕｔ） ５からディ
ジタル１８号として出力するためのレジスタである。
オートゼロ１ｉ２１略７はＡＤ変換器３から極性ビット
を受取りＡＤ変換周期に１同種分−作をするが、本実施
例ではレジスタ４からリミッタ１路６にディジタル信号
を送り、レジスタの出力ディジタル信号によシオート・
ゼロ回路７の動作′ｔ−制御している。
を受取りＡＤ変換周期に１同種分−作をするが、本実施
例ではレジスタ４からリミッタ１路６にディジタル信号
を送り、レジスタの出力ディジタル信号によシオート・
ゼロ回路７の動作′ｔ−制御している。
即ち、レジスタ４の出力ディジタル信号が設定したリミ
ット値を超えたときはオート・ゼロ回路を制御して、積
分動作を行なわず前回の結果を保持する。また、レジス
タ４の出力ディジタル信号が設定したリミット値以下の
ときは、ＡＤ変換器３の極性ビットによシオート・ゼロ
回路の積分を実施することによシフイルメ２やＡＤ変換
器３のオフセット電圧補償を行う。
ット値を超えたときはオート・ゼロ回路を制御して、積
分動作を行なわず前回の結果を保持する。また、レジス
タ４の出力ディジタル信号が設定したリミット値以下の
ときは、ＡＤ変換器３の極性ビットによシオート・ゼロ
回路の積分を実施することによシフイルメ２やＡＤ変換
器３のオフセット電圧補償を行う。
このようにリミッタ回路によυオート・ゼロ回路の動作
制御を実施することによシ、低入力レベルではオート・
ゼロ回路の働きによシオフセット電圧が補償される。高
入力レベルではオート・ゼロ回路動作を保持することに
よシオフセット電圧を低減しつつ正負の極性ビットの補
償量に伴う残留オフセット電圧の発生を防止することが
できる。
制御を実施することによシ、低入力レベルではオート・
ゼロ回路の働きによシオフセット電圧が補償される。高
入力レベルではオート・ゼロ回路動作を保持することに
よシオフセット電圧を低減しつつ正負の極性ビットの補
償量に伴う残留オフセット電圧の発生を防止することが
できる。
この応用例としてはフィルタ内蔵コーデックが考えられ
る。フィルタ内蔵コーデックにおいては、ＡＤ変換は非
線形動作となシ、例えばリミッタ回路の動作開始を一４
５ｄＢｍｇ程度にすることも可能である。
る。フィルタ内蔵コーデックにおいては、ＡＤ変換は非
線形動作となシ、例えばリミッタ回路の動作開始を一４
５ｄＢｍｇ程度にすることも可能である。
第３図は本発明の第２の実施例のブロック回路説明図で
ある。第３図はＡＤ変換器の出力端子３１や音声信号で
用いられているＰＣＭ符号に応じたシステムの例である
。レジスタ４１から４８はディジタル出力端子３２から
出力するためのバラシリ変換用のレジスタである。
ある。第３図はＡＤ変換器の出力端子３１や音声信号で
用いられているＰＣＭ符号に応じたシステムの例である
。レジスタ４１から４８はディジタル出力端子３２から
出力するためのバラシリ変換用のレジスタである。
第３図は例えばμ則の応用に好適なものである。
μ則のコード則は折シ返し２進のため極性ビットを除く
と極性ビットの正負によシ全く同じ結果となる。ここで
第２ビツトから第４ビツトまでの判断を取シ出し、リミ
ッタ回路３５（３人力ＮＡＮＤ）に入力されている。こ
こでμ則では第２〜第４ビツトが“１，１．１″の時は
−４５ｄＢｍＱ以下の入力レベルとなシ、このレベルで
のみリミッタ回路をかけるとするとリミッタ回路３５は
３人力ＮＡＮＤ３４で良いことになる。オート・ゼロ制
御信号端子３３の信号によりオート・ゼロ回路を制御す
ればリミッタ動作が得られる。
と極性ビットの正負によシ全く同じ結果となる。ここで
第２ビツトから第４ビツトまでの判断を取シ出し、リミ
ッタ回路３５（３人力ＮＡＮＤ）に入力されている。こ
こでμ則では第２〜第４ビツトが“１，１．１″の時は
−４５ｄＢｍＱ以下の入力レベルとなシ、このレベルで
のみリミッタ回路をかけるとするとリミッタ回路３５は
３人力ＮＡＮＤ３４で良いことになる。オート・ゼロ制
御信号端子３３の信号によりオート・ゼロ回路を制御す
ればリミッタ動作が得られる。
第４図は本発明の第３の実施例の説明図である。
第４図において第３図との相異点はリミッタ回路５０の
構成法にある。第４図はリミッタ回路５０の制御信号と
してオート・ゼロ制御信号５１とリミッタ回路５０の４
人力ＮＡＮＤによシ万一ト・ゼロ回路の動作信号４９を
制御している第４図においてオート・ゼロ動作を行うの
は第２ビツトから第４ビツトが全て“１″でその時にオ
ート・ゼロ制御信号端子５１の信号が“１″となりた時
のみ極性ビットによるオート・ゼロ動作を行うものであ
る。
構成法にある。第４図はリミッタ回路５０の制御信号と
してオート・ゼロ制御信号５１とリミッタ回路５０の４
人力ＮＡＮＤによシ万一ト・ゼロ回路の動作信号４９を
制御している第４図においてオート・ゼロ動作を行うの
は第２ビツトから第４ビツトが全て“１″でその時にオ
ート・ゼロ制御信号端子５１の信号が“１″となりた時
のみ極性ビットによるオート・ゼロ動作を行うものであ
る。
以上説明したようにオート・ゼロ回路を制御することに
よシオート・ゼロ回路に伴うオンセット電圧の発生を抑
制することが可能である。
よシオート・ゼロ回路に伴うオンセット電圧の発生を抑
制することが可能である。
以上説明したように本発明は、ＡＤ変換器のオフセット
電圧を補償するための入力電圧の極性ビットを積分する
オート・ゼロ回路に関して、入力するアナログ信号の振
幅に応じてリミッタ回路によりオート・ゼロ回路の保持
または極性ビットに応じた積分を実施し、することによ
シ、入力アナログ電圧に応じたリミッタのかかったオー
ト・ゼロ回路を提供し、大振幅入力時から小振幅入力時
の量子化雑音の劣化を防止できる効果がある。
電圧を補償するための入力電圧の極性ビットを積分する
オート・ゼロ回路に関して、入力するアナログ信号の振
幅に応じてリミッタ回路によりオート・ゼロ回路の保持
または極性ビットに応じた積分を実施し、することによ
シ、入力アナログ電圧に応じたリミッタのかかったオー
ト・ゼロ回路を提供し、大振幅入力時から小振幅入力時
の量子化雑音の劣化を防止できる効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
従来のオート・ゼロ回路のブロック図、第３図は本発明
の第２の実施例のブロック図、第４図は本発明の第３の
実施例のブロック図をそれぞれ示す。 １・・・・・・アナログ入力端子、２・・・・・・フィ
ルタ、３・・・・−・ＡＤ変換器、４・・・・・・レジ
スタ、５．３２・・曲ディジタル出力端子、６・・・・
・・リミッタ回路、７・・・・・・オート・ゼロ回路、
３１・・・・・・ＡＤ出力端子、３３．５１・・・・・
・オート・ゼロ制御信号端子、３５゜５０・・・・・・
リミッタ回路、４１〜４８・・・・・・レジスタ、４９
・・・・・・オート・ゼロ動作信号端子。 代理人 弁理士 丙 原 晋 茅 ＩＩ￥１ 芽 ２ 図 東 ３ 図 ギ ４ 図
従来のオート・ゼロ回路のブロック図、第３図は本発明
の第２の実施例のブロック図、第４図は本発明の第３の
実施例のブロック図をそれぞれ示す。 １・・・・・・アナログ入力端子、２・・・・・・フィ
ルタ、３・・・・−・ＡＤ変換器、４・・・・・・レジ
スタ、５．３２・・曲ディジタル出力端子、６・・・・
・・リミッタ回路、７・・・・・・オート・ゼロ回路、
３１・・・・・・ＡＤ出力端子、３３．５１・・・・・
・オート・ゼロ制御信号端子、３５゜５０・・・・・・
リミッタ回路、４１〜４８・・・・・・レジスタ、４９
・・・・・・オート・ゼロ動作信号端子。 代理人 弁理士 丙 原 晋 茅 ＩＩ￥１ 芽 ２ 図 東 ３ 図 ギ ４ 図
Claims (1)
- ＡＤ変換器のオフセット電圧を補償するための入力信号
の極性ビットを積分するオート・ゼロ回路において、Ａ
Ｄ変換器に入力されたアナログ信号の入力振幅があらか
じめ設定したリミッタ値以上では前回の結果を保持し、
ＡＤ変換器に入力されたアナログ信号の入力振幅が前記
リミッタ値以下では入力信号の極性ビットに応じて積分
を実施することを特徴とするオート・ゼロ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093617A JPH0640622B2 (ja) | 1986-04-22 | 1986-04-22 | オ−ト・ゼロ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093617A JPH0640622B2 (ja) | 1986-04-22 | 1986-04-22 | オ−ト・ゼロ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62249526A true JPS62249526A (ja) | 1987-10-30 |
| JPH0640622B2 JPH0640622B2 (ja) | 1994-05-25 |
Family
ID=14087281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093617A Expired - Lifetime JPH0640622B2 (ja) | 1986-04-22 | 1986-04-22 | オ−ト・ゼロ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640622B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01261911A (ja) * | 1988-04-13 | 1989-10-18 | Matsushita Electric Ind Co Ltd | 直流抑圧装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318373A (en) * | 1976-08-04 | 1978-02-20 | Fujitsu Ltd | Drift compensation system of a/d conversion circuit |
| JPS58181719A (ja) * | 1982-04-13 | 1983-10-24 | Nippon Chem Ind Co Ltd:The | 懸濁安定性のよいゼオライトスラリ− |
-
1986
- 1986-04-22 JP JP61093617A patent/JPH0640622B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318373A (en) * | 1976-08-04 | 1978-02-20 | Fujitsu Ltd | Drift compensation system of a/d conversion circuit |
| JPS58181719A (ja) * | 1982-04-13 | 1983-10-24 | Nippon Chem Ind Co Ltd:The | 懸濁安定性のよいゼオライトスラリ− |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01261911A (ja) * | 1988-04-13 | 1989-10-18 | Matsushita Electric Ind Co Ltd | 直流抑圧装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640622B2 (ja) | 1994-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4939516A (en) | Chopper stabilized delta-sigma analog-to-digital converter | |
| US5990819A (en) | D/A converter and delta-sigma D/A converter | |
| US5835038A (en) | DC dither circuitry and method for delta-sigma modulator | |
| RU2159505C2 (ru) | Устройство и способ преобразования аналогового сигнала в цифровую форму, устройство и способ преобразования множества двоично-кодированных числовых отсчетов сигнала в аналоговый сигнал | |
| US5416481A (en) | Analog-to-digital converter with multi-level dither current input | |
| US7557744B2 (en) | PWM driver and class D amplifier using same | |
| JP4583689B2 (ja) | デジタル−アナログ・コンバータ | |
| US5561660A (en) | Offset and phase correction for delta-sigma modulators | |
| JPH10511233A (ja) | 演算増幅器のオフセット電圧に低感度のスイッチド・コンデンサ、１ビット・ディジタル／アナログ・コンバータ | |
| US7200187B2 (en) | Modulator for digital amplifier | |
| US5835044A (en) | 1-Bit A/D converting device with reduced noise component | |
| US20110267211A1 (en) | Analog-digital converter and operating method thereof | |
| US6215427B1 (en) | Analog-digital conversion device comprising a differential comparator | |
| US9100041B1 (en) | Flash converter capacitance reduction method | |
| US4766417A (en) | Automatic offset compensating bipolar A/D converter circuit | |
| JPS62249526A (ja) | オ−ト・ゼロ回路 | |
| JP3340404B2 (ja) | Ｄ／ａ変換器 | |
| JPH03928B2 (ja) | ||
| JPS59181719A (ja) | オフセツト補償回路 | |
| US20050057383A1 (en) | Sigma-delta modulator using a passive filter | |
| US20050015419A1 (en) | Techniques to provide programmable finite impulse response filtering | |
| CA1037168A (en) | Device for converting an incoming analog signal into an outgoing pcm signal | |
| JP2751177B2 (ja) | ディジタル・アナログ変換装置 | |
| JPS6320049B2 (ja) | ||
| JPH0661862A (ja) | ２信号入力δς変調型ａｄ変換器 |