JPS62249505A - 電流ミラ−回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電流ミラー回路に関し、特にＭＯＳトランジス
タによシ作られるモノリシック電流ミラー回路に関する
ものである。

〔従来の技術〕

電流ミラー回路は演算増幅器の定電流源や差動増幅段の
負荷として使用されるように、アナログ回路の主要回路
の１つである。従来よυよく使用されている電流ミラー
回路の一例を第２図に示す。

同図において出力端子３よシ流れ込む電流Ｉ０は定電流
源の電流値とＭＯＳ）ランジスタＱ７とＱ８の形状比に
よって決、まるが、出力端子３の電圧変動によってＭＯ
ＳトランジスタＱ８がチャネル長変調効果を受け、電流
Ｉ０が変化するという欠点がある。この欠点を除去する
ためには出力端子３の電圧変動がＭＯＳ）ランジスタＱ
８に及ばないようにすればよい。

第３図にこの欠点を改良した従来のカスケード電流ミラ
ー回路を示す。第３図において出力端子３の電圧変動は
ＭＯＳ）ランジスタＱｌｌによってアイソレートされる
ためＭＯＳ）ランジスタＱ１２のドレイ／−ソース間電
圧が一定となシ、出力端子４から流れ込む電流はその端
子電圧に依存せず安定する。また第４図に示す改良型ウ
ィルソンカレントミラー回路においても同様に出力端子
６から流れ込む電流は、その端子電電圧に依頼せず安定
する。

〔発明が解決しようとする問題点〕

しかしながら上述した従来のカスケード電流ミラー回路
は基準電流入力側のＭＯＳトランジスタがダイオード接
続された２段直列接続となるため定電流源と接続される
点の電圧はＶＤ８　ｓａｔの２倍以上の電圧であること
が必要になり、マイコンインターフェース持つアナログ
−デジタル混存ＬＳＩ（例えばＡ／ｌ）変換器、Ｄ／Ａ
変換器）のように５ｖ単一電源で動作が必要な場合に基
準入力側ＭＯ８）ランジスタと直列に接続可能なトラン
ジスタはせいぜい１個か２個となり電流ミラー回路とし
てアプリケージ箇ン上制約を受けるという欠点がある。

また改良型ウィルソンカレントミラー回路においても定
電流源と接続される点の電圧はＶＤ８８ａｔ０２倍以上
必要となシ同じような制約を受けるという欠点がある。

〔問題点を解決するための手段〕

本発明の電流ミラー回路は、ゲートが共通に接続された
第１と第２のトランジスタと、第１のトランジスタのド
レインにドレインとゲートが接続された第３のトランジ
スタと、第２のトランジスタのドレインにドレインが接
続された第４のトランジスタと、第４のトランジスタの
ドレインにゲートが接続され第４のトランジスタのゲー
トにソースが接続された第５のトランジスタと、第５の
トランジスタのソースにドレインが接続され第３のトラ
ンジスタのゲートにゲートが接続された第６のトランジ
スタとからなり、前記第１と第２のトランジスタの形状
比と前記第３と第４のトランジスタの形状比とを等しく
設定しさらに前記第５と第６のトランジスタの形状を等
しく設定したことを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図を示している。ＭＯ
ＳトランジスタＱｌ、Ｑ２（以下ＭＯ８は省略）は同じ
素子形状（ゲート長Ｌ１ゲート幅Ｗが等しい）のＰｃｈ
）ランジスタであシ端子１よ）ゲートが一定電圧でバイ
アスされた定電流源である。トランジスタＱ３はドレイ
ンとゲートとが短絡されたダイオード接続のＮｃｈ）ラ
ンジスタであシ、トランジスタＱ１から流れる電流によ
ってトランジスタＱ６のゲートをバイアスする電圧を作
っている。またトランジスタＱ６はＮｃｈトランジスタ
で構成され、出力′ｒＪＬ流Ｉ０を流すための定′亀流
源である。トランジスタＱ４はトランジスタＱ２と同じ
素子サイズのＮｃｈ　　トランジスタで構成すれ、トラ
ンジスタＱ２と対になってインバーターとなる。トラン
ジスタＱ５はＮｃｈ　）ランジスタで構成され、出力端
子２の電圧変動からトランジスタＱ６をアイソレートす
るためのものでメジ、トランジスタＱ２．Ｑ４よりなる
インバータによって帰還がかけられている。

次に動作について説明する。端子１によりバイアスされ
たトランジスタＱ１よシの電流はトランジスタＱ３によ
って′電圧に変えられトランジスタＱ６のゲートをバイ
アスする。トランジスタＱ１と同じ素子形状のトランジ
スタＱ２にも端子１から同じ電圧がバイアスされるため
トランジスタＱ１と同じ電流が流れる。トランジスタＱ
４はＱ３と同じ素子形状でメジ、トランジスタＱ２から
流れる電流を引き込むためにはトランジスタＱ４のゲー
トはトランジスタＱ３のゲートと同じ電圧でバイアスさ
れなければならない。この動作がトランジスタＱ２　、
Ｑ４　、Ｑ５よシ構成される帰還系によってなされる。

従ってトランジスタＱ６のドレインはトランジスタＱ３
のドレインと四じ電圧となシ、もしもトランジスタＱ３
とＱ６とが同じ素子形状の場合には同値の電流が流れる
。また出力端子２の電圧変化はトランジスタＱ２　、Ｑ
４よシ構成されたインバーターによって帰還のかけられ
たトランジスタＱ５によってアイソレートされるため、
トランジスタＱ６のドレイン電圧が出力端子２の電圧変
化に伺ら影響を受けなくなシ出力電流工。は出力端子２
の電圧変化に対して安定化する。

さらに従来例のカスゲート電流ミラー回路の場合トラン
ジスタＱ５に相当するトランジスタは一定電圧でバイア
スされているだけであるが本発明においては、イ・ンバ
ーターによって帰還がかけられているため出力端子での
インピーダンスはさらにインバーターの増幅度倍される
ために非常に高いものとなる。また入力電流側の構成は
ドレインゲート短絡されたトランジスタが１個だけであ
シ、トランジスタＱ５にディプリッジ１ン型のものを使
用すれば低電圧でも動作可能となシ、アプリケージ、ン
上自由度が増す。

〔発明の効果〕

以上説明したように本発明はミラー側電流源ＭＯ８）ラ
ンジスタにインバーターによって帰還をかけられたトラ
ンジスタを縦続接続することによって出力端子でのイン
ピーダンスを非常に高めることができ、よって出力電流
が出力端子での′電圧変化に対して安定となる。また低
電圧でも動作可能であるためアプリケージ璽ン上の自由
度も増すことになる。また本発明は各トランジスタの導
電型を逆にしＶＤＤ、ＧＮＩ）ｆ、入れかえても同様な
動作することは明らかであシ、またバイポーラトランジ
スタによっても同様な構成可能である。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は従来の電
流ミラー回路の回路図、第３図は従来のカスケード電流
ミラー回路の回路図、第４図は従来の改良型ウィルソン
電流ミラー回路の回路図である。 Ｑ１〜Ｑ１２・・・・・・ＭＯＳトランジスタ、１・・
・・・・バイアス端子、２，３，４．５・・・・・・出
力端子。 代理人　弁理士　　内　原　　　晋、’４７．７”°・
ソ□ 羊牛　図

Claims (1)

【特許請求の範囲】
1. ゲートが共通に接続された第１と第２のトランジスタと
   、前記第１のトランジスタのドレインにドレインとゲー
   トが接続された第３のトランジスタと、第２のトランジ
   スタのドレインにドレインが接続された第４のトランジ
   スタと、第４のトランジスタのドレインにゲートが接続
   され第４のトランジスタのゲートにソースが接続された
   第５のトランジスタと、第５のトランジスタのソースに
   ドレインが接続され第３のトランジスタのゲートにゲー
   トが接続された第６のトランジスタとからなり、前記第
   １と第２のトランジスタの形状比と前記第３と第４のト
   ランジスタとの形状比とを等しく設定しさらに前記第５
   と第６のトランジスタとの形状を等しく設定したことを
   特徴とする電流ミラー回路。