JPS62249422A - Manufacture of semiconductor integrated - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、エツチング技術に関するものであり、特に、
基板に溝又は孔を形成するエツチング技術あるいは基板
上の絶縁膜に接続孔を形成するエツチング技術に関する
ものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to etching technology, and in particular,
The present invention relates to an etching technique for forming grooves or holes in a substrate, or an etching technique for forming connection holes in an insulating film on a substrate.
ダイナミックＲＡＭ （ＤＲＡＭ）のメモリセルは１選
択ＭＩＳＦＥＴと容量素子からなるが、微細化のために
半導体基板に溝又は孔（以下、単に溝という）を形成し
、この溝内に誘電体膜及び多結晶シリコン膜からなる電
極を設けて前記容量素子を構成することが研究されてい
る。前記溝は、反応性イオンエツチング（ＲＩＥ）によ
って形成される。このＲＩＥに関する技術は１例えば日
経マグロウヒル社、１９８３年８月２２日発行１日経エ
レクトロニクス別冊ｒマイクロデバイセズＪＰ１００〜
Ｐ１０５に記載されている。A memory cell of a dynamic RAM (DRAM) consists of a one-selection MISFET and a capacitive element, but for miniaturization, a groove or hole (hereinafter simply referred to as a groove) is formed in the semiconductor substrate, and a dielectric film and a multilayer film are formed in the groove. Research has been conducted on configuring the capacitive element by providing an electrode made of a crystalline silicon film. The grooves are formed by reactive ion etching (RIE). The technology related to this RIE is 1For example, Nikkei McGraw-Hill, published August 22, 19831 Nikkei Electronics special issue rMicro Devices JP100~
It is described in P105.
本発明者は前記技術を検討した結果１次の問題点を見出
した。As a result of studying the above technology, the present inventor discovered the first problem.
前記ＲＩＥによって溝を形成すると、垂直方向へのエツ
チングレートが大きいため溝の側壁が基板上面に対して
垂直に形成される。あるいは、エツチングが垂直方向の
みならず横方向へも進行するため、溝の断面形状がタル
型すなわち溝上端の開口部より中間部の方が膨んだよう
な形状に形成される。このため、溝内を電極となる多結
晶シリコン膜で埋込んだ際に内部に空胴を生じるという
問題点があった。When grooves are formed by RIE, the sidewalls of the grooves are formed perpendicular to the top surface of the substrate because the etching rate in the vertical direction is large. Alternatively, since the etching progresses not only in the vertical direction but also in the lateral direction, the cross-sectional shape of the groove is formed into a barrel shape, that is, a shape in which the middle part is larger than the opening at the upper end of the groove. For this reason, there was a problem in that a cavity was created inside the trench when it was filled with a polycrystalline silicon film to serve as an electrode.
本発明の目的は、溝又は半導体基板上の接続孔をテーパ
状（基板の主表面に対して垂直でなく鋭角を持って傾斜
した形状）に形成して前記溝又は接続孔内を導電膜ある
いは絶縁膜等で良好に埋込めるようにする技術を提供す
ることにある。An object of the present invention is to form a groove or a connection hole on a semiconductor substrate in a tapered shape (a shape that is not perpendicular to the main surface of the substrate but is inclined at an acute angle) and to fill the inside of the groove or connection hole with a conductive film or The object of the present invention is to provide a technology that enables good embedding with an insulating film or the like.
本発明の他の目的は、溝又は接続孔を形成するためのエ
ツチング時に前記溝又は接続孔のテーパ角（基板の主表
面に対して斜面が交わる角度）を制御することが可能な
技術を提供することにある。Another object of the present invention is to provide a technique capable of controlling the taper angle (the angle at which the slope intersects with the main surface of the substrate) of the groove or connection hole during etching to form the groove or connection hole. It's about doing.
本発明の前記ならびにその他の目的と新規な特徴は５本
明Ｍ？の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention are as follows: This will become clear from the description and accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、溝又は接続孔を形成するエツチング時に前記
溝又は接続孔の側壁に壁面堆積膜を堆積させ、この壁面
堆積膜の堆積速度と、半導体基板のエツチング速度ある
いは接続孔が設けられる絶縁膜のエツチング速度を制御
して前記溝又は接続孔をテーパ状に形成するものである
。That is, during etching to form a groove or contact hole, a wall deposited film is deposited on the side wall of the trench or contact hole, and the deposition rate of this wall deposited film and the etching rate of the semiconductor substrate or the etching of the insulating film in which the contact hole is provided are determined. The groove or the connecting hole is formed into a tapered shape by controlling the speed.
上記した手段によれば、溝又は接続孔内を導電膜あるい
は絶縁膜によって空胴を生じることなく埋込むことがで
きる。あるいは溝又は接続孔のテーパ角を制御すること
ができる。According to the above-described means, the inside of the groove or connection hole can be filled with a conductive film or an insulating film without creating a cavity. Alternatively, the taper angle of the groove or connecting hole can be controlled.
本実施例は、ＤＲＡＭのメモリセルの容量素子を構成す
るために、基板に溝を形成する技術に本発明を適用した
一例について説明する。In this embodiment, an example in which the present invention is applied to a technique for forming a groove in a substrate to configure a capacitive element of a DRAM memory cell will be described.
第１図乃至第１１図は１本発明の一実施例を説明するた
めの図であり、第１図はエツチング装置の概略図、第２
図乃至第１１図はＤＲＡＭの製造工程におけるメモリセ
ルの断面図である。1 to 11 are diagrams for explaining one embodiment of the present invention, and FIG. 1 is a schematic diagram of an etching apparatus, and FIG.
11 through 11 are cross-sectional views of memory cells in the DRAM manufacturing process.
第１図において９反応容器１内に配置されたカソード電
極２は、その上に載置されているＰ−型単結晶シリコン
からなる基板すなわちウェハ３から露出している上面が
１例えばアルミニウム膜又はアルミナ（Ａ ｌ ２０３
）等からなる電極被覆材料４によって被覆されている。In FIG. 1, a cathode electrode 2 disposed in a reaction vessel 1 has an upper surface exposed from a substrate or wafer 3 made of P-type single crystal silicon placed thereon. Alumina (Al 203
) or the like.
電極被覆材料４は、ＲＩＥの効率をあげるためのもので
ある。The electrode covering material 4 is for increasing the efficiency of RIE.
５はＦ、Ｃ１，Ｂｒ等を含む反応ガスであり。5 is a reactive gas containing F, C1, Br, etc.
上部？１１を極６の吸気口６Ａから上部電極６内を通っ
て反応容器１内に送込まれ、排気口８から排気される。Upper part? 11 is fed into the reaction vessel 1 through the upper electrode 6 from the intake port 6A of the pole 6, and is exhausted from the exhaust port 8.
なお、第１図は、反応ガス５を便宜的に矢印によって示
している。カソード電極２と上部電極６の間には、カソ
ード１ｕ′極２にＲＦ（高周波）電源うから供給された
ＲＦ電力によりプラズマが形成される。９はカソード電
極２とプラズマの間に形成されたイオンシースである。In addition, in FIG. 1, the reaction gas 5 is shown by an arrow for convenience. Plasma is formed between the cathode electrode 2 and the upper electrode 6 by RF power supplied to the cathode 1u' pole 2 from an RF (high frequency) power source. 9 is an ion sheath formed between the cathode electrode 2 and the plasma.
１０はコンデンサである。10 is a capacitor.
第２図に示すように、前記基板３には、酸化シリコン膜
からなるフィード絶縁膜１１及びＰ型チャネルストッパ
領域１２が形成されている。また。As shown in FIG. 2, a feed insulating film 11 made of a silicon oxide film and a P-type channel stopper region 12 are formed on the substrate 3. Also.
フィールド絶斥膜１１から露出している表面には、例え
ばＣＶＤによる酸化シリコン膜からなるエツチングマス
ク１４の下地膜としての酸化シリコン膜１３が形成しで
ある。酸化シリコン膜からなるエツチングマスク１４は
、後に基板３に形成される溝１６（第３図参照）の上の
部分がレジストからなるマスクを用いたエツチングによ
って選択的に除去されて開口１５Ｌでいる。開口１５の
パターンは、溝１６の上端部における開ロバターンを規
定するものである。On the surface exposed from the field blocking film 11, a silicon oxide film 13 is formed as a base film for an etching mask 14 made of a silicon oxide film, for example, by CVD. The etching mask 14 made of a silicon oxide film is selectively removed at a portion above the groove 16 (see FIG. 3) which will be formed later in the substrate 3 by etching using a mask made of resist to form an opening 15L. The pattern of openings 15 defines an opening pattern at the upper end of groove 16.
この間口１５から露出している酸化シリコン暎１３をま
ず除去した後、第３図（ａ）に示しているように、開口
１５から露出した半導体基板３の表面をエツチングして
溝１６を形成する。この溝１６の形成は、カソード電極
２とプラズマの間に形成されたプラズマシース９によっ
て加速されて運動エルギーを得たイオンが、前記開口１
５から露出している基板３の表面に入射してイオンアシ
ストエツチングすることによってなされる。一方。After first removing the silicon oxide layer 13 exposed from the opening 15, the surface of the semiconductor substrate 3 exposed from the opening 15 is etched to form a groove 16, as shown in FIG. 3(a). . The formation of this groove 16 is due to the fact that ions, which have gained kinetic energy by being accelerated by the plasma sheath 9 formed between the cathode electrode 2 and the plasma,
This is done by performing ion-assisted etching on the surface of the substrate 3 exposed from the ion beam. on the other hand.
前記プラズマ中のイオンは、ｆｆ１ｔ！被覆材料４にも
入射してそれを逆スパツタすなわちエツチングする。こ
のため、電極被覆材料４がアルミニウムからなる場合に
はプラズマ中にアルミニラｔ１が放出され、電極被覆材
料４がアルミナからなる場合にはプラズマ中にアルミニ
ウムと酸素が放出される。The ions in the plasma are ff1t! It is also incident on the coating material 4 to reverse sputter or etch it. Therefore, when the electrode covering material 4 is made of aluminum, aluminum t1 is released into the plasma, and when the electrode covering material 4 is made of alumina, aluminum and oxygen are released into the plasma.
このプラズマ中に放出されたアルミニウム又はアルミニ
ウムと酸素は、半導体基板３上に再デポジションする。The aluminum or aluminum and oxygen released into the plasma are redeposited onto the semiconductor substrate 3.
このことは、本発明者が行った元素分析（ＡＥＳ）によ
って確められている。前記プラズマ中に放出されたアル
ミニラ１１又はアルミニウムと酸素は、’ｒＲｔ ６の
側面に堆積されて壁面堆積膜１７を形成する。第３図（
ａ）〜（ｄ）に示しているように、壁面堆積膜１７は半
導体基板３のエツチングが進行するのに伴って成長する
ため。This has been confirmed by elemental analysis (AES) conducted by the inventor. The alumina 11 or aluminum and oxygen released into the plasma are deposited on the side surfaces of 'rRt 6 to form a wall deposited film 17. Figure 3 (
As shown in a) to (d), the wall deposited film 17 grows as the etching of the semiconductor substrate 3 progresses.
１Ｊ１６の上端部はど厚くなる。すなわち、溝１６は深
い部分はど狭くなっていく。なお、第３図（ａ）〜（ｄ
）は、溝１６が段階的に狭くなっていくように図示して
いるが、これは便宜的に示したものであって実際には第
４図に示しているように、連続的に狭くなっていく。The upper end of 1J16 is thicker. That is, the groove 16 becomes narrower in the deeper part. In addition, Fig. 3 (a) to (d)
) shows the groove 16 becoming narrower in stages, but this is for convenience and in reality it becomes narrower continuously as shown in Figure 4. To go.
第４図は溝１６を所定の深さまで掘り終えた時点での溝
１６の形状を示したものである。第・１［４に示したよ
うに、溝１６の底部の径ＬＡは、溝１６の両側面から成
長してきた壁面堆積膜１７によって最っとも狭くなった
部分の径Ｌ８によって規定されている。FIG. 4 shows the shape of the groove 16 after it has been dug to a predetermined depth. As shown in No. 1 [4], the diameter LA of the bottom of the groove 16 is defined by the diameter L8 of the narrowest portion of the wall deposited film 17 that has grown from both sides of the groove 16.
このように１本実施例の溝１６形成技術によれば、溝１
６の深い部分はど狭くなるように溝１６の断面形状を類
テーバ状に形成することができる。As described above, according to the groove 16 forming technique of this embodiment, the groove 1
The cross-sectional shape of the groove 16 can be formed into a tapered shape so that the deeper part of the groove 6 becomes narrower.
ここで、第１２図及び第１３図を用いて、溝１６のテー
パ角を制御する方法について説明する。Here, a method for controlling the taper angle of the groove 16 will be explained using FIGS. 12 and 13.
第１２図は、！！面堆積膜１７の堆積速度（Ｄ。Figure 12 is! ! Deposition rate (D) of surface deposited film 17.
Ｒ）と゛ｈ導体基板３のエツチング速度（Ｅ、Ｒ）を変
化させた場合におけるテーパ角を説明するための溝１６
の断面図であり、第１３図は壁面堆積膜１７の堆積速度
と半導体基板３のエツチング速度の比のセルフバイアス
電圧Ｖｄｃに対する依存性を示すグラフ（第１３図（ａ
））と、壁面堆積膜１７の堆積速度と半導体基板３のエ
ツチング速度との比に対するテーパ角０の依存性を示し
たグラフ（第１３図（ｂ））である９
本実施例における溝１６のテーパ角０とは、半導体基板
３の裏面に平行な線と溝１６の側面、特に溝１６の底の
方の側面とでなす角である。Groove 16 for explaining the taper angle when changing the etching rate (E, R) of the conductor substrate 3
FIG. 13 is a graph showing the dependence of the ratio of the deposition rate of the wall surface deposited film 17 and the etching rate of the semiconductor substrate 3 on the self-bias voltage Vdc (FIG. 13(a)
)) and the dependence of the taper angle 0 on the ratio of the deposition rate of the wall deposited film 17 and the etching rate of the semiconductor substrate 3 (FIG. 13(b)). The taper angle 0 is the angle formed by a line parallel to the back surface of the semiconductor substrate 3 and the side surface of the groove 16, particularly the side surface toward the bottom of the groove 16.
第１２図（ａ）は壁面堆積膜１７の堆積速度を小さくし
て溝１６を形成した場合を示したものであり、テーパ角
θが大きくなっている。同図（ｂ）は壁面堆ｆａ膜１７
の堆積速度を大きくした場合を示したものであり、テー
パ角θが小さくなっている。同図（ｃ）は半導体基板３
のエツチング速度を大きくした場合を示したものであり
、テーパ角０が大きくなっている。同図（ｄ）は半導体
基板３のエツチング速度を小さくした場合を示したもの
であり、テーパ角θが小さくなっている。FIG. 12(a) shows the case where the groove 16 is formed by reducing the deposition rate of the wall surface deposited film 17, and the taper angle θ is increased. The figure (b) shows the wall deposited fa film 17.
This figure shows the case where the deposition rate is increased, and the taper angle θ is decreased. The same figure (c) shows the semiconductor substrate 3.
This figure shows the case where the etching rate is increased, and the taper angle 0 is increased. FIG. 3(d) shows a case where the etching rate of the semiconductor substrate 3 is reduced, and the taper angle θ is reduced.
？Ｉ’ｌ １６の底部の径をｄ、エツチングマスク１４
の開口１５の径をり、壁面堆積膜１７の膜厚をｔとする
と、ｄ＝Ｄ−２ｔとなる。すなわち、寸法ｄは壁面堆積
膜１７の膜厚に依存する９本発明者の実験によれば、第
１３図（ｂ）に示したように、テーパ角θを９０度以下
すなわち順テーパとするためには、壁面堆積膜１７の堆
積速度と半導体基板３のエツチング速度との比すなわち
壁面堆積膜１７の堆積速度÷半導体基板３のエツチング
速度が０．０４以上であればよい。また、前記壁面堆積
膜１７の堆積速度と半導体基板３のエツチング速度の比
が０．０４以上となるためには、プラズマシース９（第
１図）のセルフバイアスＶｄｃの絶対値が３５０ｖ以上
であればよい。? The diameter of the bottom of I'l 16 is d, and the etching mask 14 is
d=D-2t, where t is the diameter of the opening 15 and t is the thickness of the wall deposited film 17. That is, the dimension d depends on the thickness of the wall deposited film 17.9 According to the inventor's experiments, as shown in FIG. For this purpose, the ratio of the deposition rate of the wall deposited film 17 to the etching rate of the semiconductor substrate 3, that is, the deposition rate of the wall deposited film 17÷the etching rate of the semiconductor substrate 3, should be 0.04 or more. Furthermore, in order for the ratio of the deposition rate of the wall surface deposited film 17 to the etching rate of the semiconductor substrate 3 to be 0.04 or more, the absolute value of the self-bias Vdc of the plasma sheath 9 (FIG. 1) must be 350 V or more. Bye.
これらの条件を設定して溝１６を形成すると、溝１６の
上側約半分を垂直に、下側約半分を順テーパ状に形成す
ることができる。なお、第４図に示したように、壁面堆
積膜１７はエツチングのイオン１８に叩かれるため、最
つども突出た部分を境いにしてそれより上の部分はかえ
って薄くなる傾向がある。When the grooves 16 are formed under these conditions, the upper half of the grooves 16 can be formed vertically, and the lower half can be formed in a forward tapered shape. As shown in FIG. 4, since the wall deposited film 17 is bombarded by the etching ions 18, the portion above the most protruding portion tends to become thinner.
溝１６を掘り終った後、第５図に示したように、壁面堆
積膜１７を酸溶液によって除去する。溝１６の上端部の
開口径は、エツチングマスク１４の開口１５によって規
定されている。また開口１５の大きさは、半導体基板３
のエツチングを始める以前すなわちエツチングマスク１
４に開口１５を形成したときの当初の大きさと変らない
。これは、開口１５部におけるエツチングマスク１４が
エツチングのイオンによって叩かれるのを壁面堆積膜１
７によって防止しているからである。したがって、マス
ク１４と溝１６の寸法変換がない。After digging the groove 16, the wall deposited film 17 is removed with an acid solution, as shown in FIG. The opening diameter of the upper end of the groove 16 is defined by the opening 15 of the etching mask 14. Furthermore, the size of the opening 15 is determined by the size of the semiconductor substrate 3.
Before starting etching, that is, etching mask 1
The size remains the same as the original size when the opening 15 was formed in 4. This prevents the etching mask 14 in the opening 15 from being hit by etching ions.
This is because it is prevented by 7. Therefore, there is no dimensional change between the mask 14 and the groove 16.
エツチング終了後、エツチングマスク１４及び酸化シリ
コン膜からなる下地膜１３を除去する。After etching is completed, the etching mask 14 and the base film 13 made of silicon oxide film are removed.
次に、第６図に示しているように、半導体基板３の露出
している全表面を熱酸化することによって酸化シリコン
膜からなる誘電体膜１９を形成する。なお、誘電体１９
は、熱酸化による酸化シリコン膜の上に例えばＣＶＤに
よって窒化シリコン膜を形成し、さらにこの窒化シリコ
ン膜を酸化して酸化シリコン膜を形成して３層膜として
もよい。Next, as shown in FIG. 6, the entire exposed surface of the semiconductor substrate 3 is thermally oxidized to form a dielectric film 19 made of a silicon oxide film. Note that the dielectric 19
Alternatively, a silicon nitride film may be formed by, for example, CVD on a silicon oxide film formed by thermal oxidation, and then this silicon nitride film may be further oxidized to form a silicon oxide film to form a three-layer film.
次に、第７図に示したように１例えばＣＶＤによって多
結晶シリコン膜２０を半導体基板３の全表面に形成する
。溝１６が類テーバ状に形成しであるので、多結晶シリ
コン膜２０が溝１６の上端部でオーバハングになること
がなく、また多結晶シリコン膜２０と溝１６の壁面との
間に隙間を生じることがない。前記多結晶シリコン膜２
０をさらに成長させて第８図に示しているように、溝１
６内を完全に埋込むようにする。この後、第９図に示し
たように、多結晶シリコン膜２０をＲＩＥによってその
上面からエツチングして（エッチバック）半導体基板３
の上面の誘電体膜１９を露出させる。すなわち、多結晶
シリコン膜２０が溝１６の内部にのみ残るようにする。Next, as shown in FIG. 7, a polycrystalline silicon film 20 is formed on the entire surface of the semiconductor substrate 3 by, for example, CVD. Since the groove 16 is formed in a tapered shape, the polycrystalline silicon film 20 does not overhang at the upper end of the groove 16, and a gap is created between the polycrystalline silicon film 20 and the wall surface of the groove 16. Never. The polycrystalline silicon film 2
Groove 1 is further grown as shown in FIG.
Make sure to completely embed the part within 6. Thereafter, as shown in FIG. 9, the polycrystalline silicon film 20 is etched (etched back) from its upper surface by RIE to etch back the semiconductor substrate 3.
The upper surface of the dielectric film 19 is exposed. That is, the polycrystalline silicon film 20 is left only inside the groove 16.
このように、溝１６が順テーパ状に形成しであるため、
溝１６の内部に空胴を生じることがない。あるいは、エ
ッチバック時に、再び溝１６の上端部が間口することが
ない。In this way, since the groove 16 is formed in a forward tapered shape,
No cavity is created inside the groove 16. Alternatively, the upper end of the groove 16 does not open again during etching back.
次に、第［０図に示したように１例えばＣＶＤによって
再度半導体基板３上に多結晶シリコン膜２０を形成し、
この多結晶シリコン膜２０をレジストマスクを用いたエ
ツチングによってパターニングして導電プレート２０を
形成する。前記レジストマスクはエツチングの後に除去
する。なお。Next, as shown in FIG. 0, a polycrystalline silicon film 20 is formed again on the semiconductor substrate 3 by, for example, CVD,
This polycrystalline silicon film 20 is patterned by etching using a resist mask to form a conductive plate 20. The resist mask is removed after etching. In addition.
導電プレート２０は溝１６内の多結晶シリコン膜２０と
半導体基板３上の多結晶シリコン膜２０とからなってい
る。この後、導電プレート２０から露出している誘電体
膜１９をエツチングによって除去する。次に、導電プレ
ート２０を酸化して酸化シリコン膜からなる絶縁膜２１
を形成する。この絶縁膜２１形成時に、絶縁膜２１及び
フィールド絶縁膜１１から露出している半導体基板３の
表面に形成された酸化シリコン膜を除去した後に。The conductive plate 20 is made up of a polycrystalline silicon film 20 within the groove 16 and a polycrystalline silicon film 20 on the semiconductor substrate 3. Thereafter, the dielectric film 19 exposed from the conductive plate 20 is removed by etching. Next, the conductive plate 20 is oxidized to form an insulating film 21 made of a silicon oxide film.
form. After the silicon oxide film formed on the surface of the semiconductor substrate 3 exposed from the insulating film 21 and the field insulating film 11 during the formation of the insulating film 21 is removed.
再度半導体基板３の表面を酸化することによって酸化シ
リコン膜からなるゲート絶縁膜２２を形成する。By oxidizing the surface of the semiconductor substrate 3 again, a gate insulating film 22 made of a silicon oxide film is formed.
この後、第１１図に示すように９例えば多結晶シリコン
膜の上にＭｏ、Ｗ、Ｔａ、”「ｉ等の高融点金属膜又は
それらのシリサイド膜を積層したいわゆるポリサイド構
造のゲートＴ；、極２３及びワード線Ｗ［６，酸化シリ
コン膜からなるサイドウオールスペーサ２４．ソース、
ドレイン領域を構成するｎ−型半導体領域２５とｎ゛型
半導体領域２６、例えばリンシリケートガラス（ＰＳＧ
）膜からなる絶縁膜２７．接続孔２８、アルミニウム膜
からなるデータ線ＤＬをそれぞれ形成して本実施例は終
了する。After this, as shown in FIG. 11, a gate T having a so-called polycide structure in which a high melting point metal film such as Mo, W, Ta, "i" or a silicide film thereof is laminated on a polycrystalline silicon film; Pole 23 and word line W[6, sidewall spacer 24 made of silicon oxide film, source,
The n-type semiconductor region 25 and the n-type semiconductor region 26 constituting the drain region are made of, for example, phosphosilicate glass (PSG).
) insulating film 27. The present embodiment ends by forming the connection hole 28 and the data line DL made of an aluminum film.
なお、接続孔２８の形成時において、前記溝１６の形成
方法と同様に、接続孔２８の壁面にアルミニウム又はア
ルミニウムと酸素からなる壁面堆積膜１７を堆積させな
がらエツチングを進行させることにより、接続孔２８を
順テーパ状に形成することができる。Note that when forming the connection hole 28, in the same manner as in the method for forming the groove 16, etching progresses while depositing the wall surface deposited film 17 made of aluminum or aluminum and oxygen on the wall surface of the connection hole 28. 28 can be formed into a forward tapered shape.
以上、本実施例によれば以下の効果を得ることができろ
。As described above, according to this embodiment, the following effects can be obtained.
（１）溝１６の側面に壁面堆積膜１７を形成し。(1) Form a wall deposited film 17 on the side surface of the groove 16.
この臂面堆積［１７の堆積速度と半導体基板３のエツチ
ング速度の比を制御し、またセルフバイアス電位を制御
して前記溝１６を形成するようにしたことにより、溝１
６の深い部分はど特に中間部より深い部分はど溝１６の
径が小さくなるので。By controlling the ratio between the deposition rate of this arm surface deposition [17] and the etching rate of the semiconductor substrate 3, and controlling the self-bias potential to form the grooves 16, the grooves 16 can be formed.
6, the diameter of the groove 16 becomes smaller especially in the deeper part than the middle part.
溝１６を順テーパ状に形成することができる。The groove 16 can be formed in a forward tapered shape.
（２）溝１６の側面に壁面堆積膜１７を堆積させながら
半導体基板３のエツチングを進行させろことにより、溝
１６上端部の開口部がエツチングのイオンによって叩れ
ることがないので、溝１６とエツチングマスク１４との
間に寸法変換なく１前記１簿１６を形成することができ
る。(2) Etching the semiconductor substrate 3 while depositing the wall deposited film 17 on the side surface of the groove 16. By doing so, the opening at the upper end of the groove 16 is not hit by etching ions, so that the groove 16 and the etching It is possible to form the 1-layer 16 between the mask 14 and the mask 14 without changing the dimensions.
（３）前記（１）により、溝１６内が導電プレート２０
を構成するための多結晶シリコン膜によって良好に埋込
まれるので、導電プレート２０上の平担性の向上を図る
ことができる。(3) According to (1) above, the inside of the groove 16 is connected to the conductive plate 20.
Since the conductive plate 20 is well filled with the polycrystalline silicon film for forming the conductive plate 20, the flatness on the conductive plate 20 can be improved.
（４）前記（３）により、導電プレート２０上を延在す
るワード線ＷＬと導電プレート２ｏとの絶耐圧を向上す
ることができる。(4) According to (3) above, the breakdown voltage between the word line WL extending on the conductive plate 20 and the conductive plate 2o can be improved.
（５）接続孔２８を順テーパ状に形成することにより、
データＤＬが接続孔２８内で断線することがないので、
半導体集積回路装置の信頼性を向上することができる。(5) By forming the connecting hole 28 in a forward tapered shape,
Since the data DL will not be disconnected within the connection hole 28,
The reliability of a semiconductor integrated circuit device can be improved.
以上、本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。The present invention has been specifically explained above using examples.
It goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.
例えば、電極被覆材料４はアルミニウム及びアルミナに
限定されず、シリコンカーバイド、炭素（カーボン）、
炭化水素（プラスチック）等でもよい。少なくとも、Ｒ
ＩＥのエツチングガスによりスパッタリングされるもの
であればよい。For example, the electrode coating material 4 is not limited to aluminum and alumina, but also silicon carbide, carbon,
Hydrocarbons (plastics) etc. may also be used. At least R
Any material that can be sputtered with IE etching gas may be used.
また１本発明は、半導体素子間に溝１６を形成し、この
溝１６の内壁を酸化して酸化シリコン膜を形成した後、
溝１６内に多結晶シリコン膜を埋込んで前記半導体素子
間を電気的に分離する技術に適用してもよい。Further, in one aspect of the present invention, a groove 16 is formed between semiconductor elements, and after oxidizing the inner wall of this groove 16 to form a silicon oxide film,
The present invention may be applied to a technique of burying a polycrystalline silicon film in the groove 16 to electrically isolate the semiconductor elements.
本願によって開示された発明のうち１代表的なもによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by one representative invention among the inventions disclosed in this application is as follows.
すなわち、半導体基板に形成する溝を順テーパ状に形成
することができることができるので、溝内を導電膜ある
いは絶縁膜等によって良好に埋込むことができる。That is, since the groove formed in the semiconductor substrate can be formed in a forward tapered shape, the inside of the groove can be satisfactorily filled with a conductive film, an insulating film, or the like.
また、前記溝のテーパ角をエツチング工程中に制御する
ことができる。Also, the taper angle of the groove can be controlled during the etching process.
第１ 者ＲＩ Ｅによる半導体基板のエツチング特性を
示した溝の断面図。
ｔＱ、）、Ｃｂ）
第ｔｆ「ば玉ＩＥによる半導体基板のエツチング特性を
示したグラフである。
１・・・反応容器、２・・・カソードｆｆｔｔ！、、３
・・・半導体基板（ウェハ）、４・・・電極被覆材料（
アルミニウム又はアルミナ）、５・・・エツチングガス
、６・・・上部電極、６Ａ・・・吸気口、７・・・高周
波電源、８・・・排気口、９・・・イオンシース、１０
・・・コンデンサ、１１・・・フィールド絶縁膜、１２
・・・チャネルストッパ。
１３・・・下地膜（ＳｉＣ２）、１４・・・エツチング
マスク（Ｓｉ０２）、１５・・・開０．１６・・・溝、
１７・・・壁面堆積膜（アルミニウム又はアルミニウム
と酸素）、１７Ａ・・・壁面堆積膜のテーパ部分、１８
・・・イオン、１９・・・誘電体膜、２ｏ・・・導電プ
レート。
２１．２７・・・絶縁膜、２２・・・ゲート絶縁膜、２
３・・・ゲート電極、２４・・・サイドウオールスペー
サ、ＷＬ・・・ワード線、ＤＬ・・・データ線、２５．
２６・・・半導体領域、２８・・・接続孔。
第 １ 図
第 ２ 図
ａ −→工ｔ ＼（Ｆ−”ｊ３ｔ７Ｆ！２）第 ４
図
第 ５ 図
第１１図
第１２ｖＡ
、、 Ｏ）
第１３図
うルフハ゛イアＺ電圧ゾな（Ｏ
Ｓルー 工・ンテ′ンク゛ｉｆFIG. 1 is a cross-sectional view of a groove showing etching characteristics of a semiconductor substrate by first person RIE. tQ, ), Cb) tf is a graph showing the etching characteristics of a semiconductor substrate by Badama IE. 1... Reaction vessel, 2... Cathode fftt!, 3
... Semiconductor substrate (wafer), 4... Electrode coating material (
aluminum or alumina), 5... etching gas, 6... upper electrode, 6A... intake port, 7... high frequency power supply, 8... exhaust port, 9... ion sheath, 10
... Capacitor, 11 ... Field insulating film, 12
...Channel stopper. 13... Base film (SiC2), 14... Etching mask (Si02), 15... Open 0.16... Groove,
17... Wall deposited film (aluminum or aluminum and oxygen), 17A... Tapered portion of wall deposited film, 18
... ion, 19... dielectric film, 2o... conductive plate. 21.27... Insulating film, 22... Gate insulating film, 2
3... Gate electrode, 24... Side wall spacer, WL... Word line, DL... Data line, 25.
26... Semiconductor region, 28... Connection hole. Fig. 1 Fig. 2
Fig. 5 Fig. 11 Fig. 12 vA,, O) Fig. 13
Claims (1)
の絶縁膜に接続孔を形成するエッチング時に、前記基板
又は基板上の絶縁膜と異る物質からなる壁面堆積膜を前
記エッチングの進行とともに前記基板の溝又は孔あるい
は基板上の接続孔の側壁に被着して堆積させ、さらに前
記壁面堆積膜の堆積速度とエッチング速度を制御して、
前記溝又は孔あるいは接続孔を順テーパ状に形成するこ
とを特徴とする半導体集積回路装置の製造方法。 ２、前記壁面堆積膜は、エッチング装置の電極材料又は
電極材料のウェハから露出する部分を被覆している電極
被覆材料から放出された物質からなることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置の製造
方法。 ３、前記壁面堆積膜の堆積速度と、溝又は孔あるいは接
続孔のエッチング速度の比は、０．０４以上であり、エ
ッチング装置の電極に印加するバイアス電圧は絶対値で
３５０ボルト以上であることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置の製造方法。 ４、前記壁面堆積膜は、アルミニウムと酸素からなるか
又はアルミニウムからなることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置の製造方法。[Claims] 1. During etching to form a groove or hole in a substrate, during etching to form a connection hole in an insulating film on a certain substrate, a wall deposited film made of a material different from the substrate or the insulating film on the substrate. As the etching progresses, the film is deposited on the side wall of the groove or hole of the substrate or the connection hole on the substrate, further controlling the deposition rate and etching rate of the wall surface deposited film,
A method of manufacturing a semiconductor integrated circuit device, characterized in that the groove, hole, or connection hole is formed in a forward tapered shape. 2. The wall deposited film is made of a substance released from an electrode material of an etching device or an electrode coating material that covers a portion of the electrode material exposed from the wafer. A method for manufacturing a semiconductor integrated circuit device. 3. The ratio of the deposition rate of the wall deposited film to the etching rate of the groove, hole, or connection hole is 0.04 or more, and the bias voltage applied to the electrode of the etching device is 350 volts or more in absolute value. A method for manufacturing a semiconductor integrated circuit device according to claim 1, characterized in that: 4. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the wall surface deposited film is made of aluminum and oxygen or aluminum.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219086A JPH0680650B2 (en) | 1986-04-23 | 1986-04-23 | Method for manufacturing semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219086A JPH0680650B2 (en) | 1986-04-23 | 1986-04-23 | Method for manufacturing semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62249422A true JPS62249422A (en) | 1987-10-30 |
| JPH0680650B2 JPH0680650B2 (en) | 1994-10-12 |
Family
ID=14047516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9219086A Expired - Lifetime JPH0680650B2 (en) | 1986-04-23 | 1986-04-23 | Method for manufacturing semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680650B2 (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251792B1 (en) | 1990-07-31 | 2001-06-26 | Applied Materials, Inc. | Plasma etch processes |
| US6401652B1 (en) | 2000-05-04 | 2002-06-11 | Applied Materials, Inc. | Plasma reactor inductive coil antenna with flat surface facing the plasma |
| US6440866B1 (en) | 1991-06-27 | 2002-08-27 | Applied Materials, Inc. | Plasma reactor with heated source of a polymer-hardening precursor material |
| US6444085B1 (en) | 1991-06-27 | 2002-09-03 | Applied Materials Inc. | Inductively coupled RF plasma reactor having an antenna adjacent a window electrode |
| US6488807B1 (en) | 1991-06-27 | 2002-12-03 | Applied Materials, Inc. | Magnetic confinement in a plasma reactor having an RF bias electrode |
| US6518195B1 (en) | 1991-06-27 | 2003-02-11 | Applied Materials, Inc. | Plasma reactor using inductive RF coupling, and processes |
| US6623596B1 (en) | 1992-12-01 | 2003-09-23 | Applied Materials, Inc | Plasma reactor having an inductive antenna coupling power through a parallel plate electrode |
| CN107068555A (en) * | 2015-12-21 | 2017-08-18 | 台湾积体电路制造股份有限公司 | The method for forming groove |
-
1986
- 1986-04-23 JP JP9219086A patent/JPH0680650B2/en not_active Expired - Lifetime
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| US6444085B1 (en) | 1991-06-27 | 2002-09-03 | Applied Materials Inc. | Inductively coupled RF plasma reactor having an antenna adjacent a window electrode |
| US6488807B1 (en) | 1991-06-27 | 2002-12-03 | Applied Materials, Inc. | Magnetic confinement in a plasma reactor having an RF bias electrode |
| US6518195B1 (en) | 1991-06-27 | 2003-02-11 | Applied Materials, Inc. | Plasma reactor using inductive RF coupling, and processes |
| US6623596B1 (en) | 1992-12-01 | 2003-09-23 | Applied Materials, Inc | Plasma reactor having an inductive antenna coupling power through a parallel plate electrode |
| US6401652B1 (en) | 2000-05-04 | 2002-06-11 | Applied Materials, Inc. | Plasma reactor inductive coil antenna with flat surface facing the plasma |
| CN107068555A (en) * | 2015-12-21 | 2017-08-18 | 台湾积体电路制造股份有限公司 | The method for forming groove |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680650B2 (en) | 1994-10-12 |
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