JPH11233617A - Semiconductor device and manufacture thereof - Google Patents
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- JPH11233617A JPH11233617A JP3588298A JP3588298A JPH11233617A JP H11233617 A JPH11233617 A JP H11233617A JP 3588298 A JP3588298 A JP 3588298A JP 3588298 A JP3588298 A JP 3588298A JP H11233617 A JPH11233617 A JP H11233617A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に関する。The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device.
【０００２】[0002]
【従来の技術】半導体基板上で隣接したトランジスタ等
の素子間を電気的に絶縁分離する構造としてＳＧＩ（Sh
allow Groove Isolation）構造がある。このＳＧＩ構造
は、図１０に示すように、シリコン基板１（図１０
（ａ））に浅溝を形成し、パット酸化膜２及び酸化防止
膜３を形成し、その後、選択的に（図１０の（ｂ））、
その溝に素子分離熱酸化膜５、絶縁膜６を埋め込んだも
のであり（図１０の（ｃ）、（ｄ））、これに、ゲート
酸化膜７、ゲート電極膜８、絶縁膜９、配線１０、層間
絶縁膜１１が形成され、半導体装置が製造される。2. Description of the Related Art As a structure for electrically isolating and separating elements such as transistors on a semiconductor substrate, SGI (Sh
allow Groove Isolation) structure. This SGI structure is, as shown in FIG.
(A)), a shallow groove is formed, a pad oxide film 2 and an antioxidant film 3 are formed, and then selectively (FIG. 10 (b)).
The trench is filled with a device isolation thermal oxide film 5 and an insulating film 6 (FIGS. 10C and 10D), and a gate oxide film 7, a gate electrode film 8, an insulating film 9, and wiring 10, an interlayer insulating film 11 is formed, and a semiconductor device is manufactured.
【０００３】このＳＧＩ構造は、加工寸法精度が、従来
まで用いられてきたＬＯＣＯＳ構造に比べ高いことか
ら、０．２５μｍプロセス以降のデバイスに好適な構造
となっている。The SGI structure has a higher processing dimensional accuracy than the LOCOS structure used so far, and is therefore suitable for devices after the 0.25 μm process.
【０００４】しかしながら、このＳＧＩ構造は図１０の
（ｃ）の熱酸化の工程に示したように、熱酸化時に溝上
端部のシリコン形状が鋭角化（図１０の（ｃ）工程の
４｝してしまう場合がある。このような基板鋭角部４が
基板表面に残留すると、例えば、A.Bryant等が「Techni
cal Digest of IEDM‘９４、pp.671-674」に公表してい
るように、回路動作中に、この基板鋭角部分に電界集中
が発生し、回路を構成するトランジスタ特性や容量の耐
圧特性を劣化させる場合がある。However, in this SGI structure, as shown in the thermal oxidation step of FIG. 10C, the silicon shape at the upper end of the groove is sharpened during thermal oxidation (4% of the step of FIG. 10C). If such a substrate acute angle portion 4 remains on the substrate surface, for example, A. Bryant et al.
cal Digest of IEDM '94, pp. 671-674, the electric field concentration occurs at the acute angle of this substrate during the circuit operation, and the transistor characteristics and the withstand voltage characteristics of the capacitors that constitute the circuit deteriorate. May be caused.
【０００５】このような耐圧劣化現象は、溝上端部近傍
の基板角度が９０度以上でも溝上端部近傍の基板側の曲
率半径が３ｎｍ以下では同様に生じることが経験的に知
られている。It is empirically known that such a withstand voltage deterioration phenomenon similarly occurs when the substrate radius near the upper end of the groove is 3 nm or less even when the substrate angle near the upper end of the groove is 90 degrees or more.
【０００６】これらの問題点の解決方法としては、特開
平２−２６０６６０号に示されるように、図１０の
（ｂ）工程のパット酸化膜２を０．１μｍ程度、溝上端
部の側壁から後退させ（図１０の（ｂ’）参照）、水蒸
気を含む１０００℃前後の温度で酸化することにより、
溝上端部の曲率半径が３ｎｍを超える形状とする方法が
記載されている。As a method of solving these problems, as shown in Japanese Patent Application Laid-Open No. 2-260660, the pad oxide film 2 in the step (b) of FIG. (See FIG. 10 (b ′)), and oxidized at a temperature of about 1000 ° C. containing water vapor,
A method of forming a shape in which the radius of curvature of the upper end of the groove exceeds 3 nm is described.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記従
来方法で作製した半導体装置の形状では、３ｎｍを超え
る曲率半径は確保されるものの、溝上端部近傍のシリコ
ン基板上面で基板段差１４（図１０の（Ｃ’））が発生
する場合があった。この基板段差１４は、パット酸化膜
２を後退させたことによって、シリコン基板１が露出
し、この露出させた領域では後退しない領域に比べ酸化
が早く進行するため、この境界部分で発生するものであ
る。However, in the shape of the semiconductor device manufactured by the above-mentioned conventional method, although a radius of curvature exceeding 3 nm is secured, a substrate step 14 (FIG. 10) is formed on the upper surface of the silicon substrate near the upper end of the groove. (C ')) sometimes occurred. The substrate step 14 is formed at the boundary portion because the silicon substrate 1 is exposed by retreating the pad oxide film 2 and oxidation proceeds faster in the exposed region than in the region that does not recede. is there.
【０００８】このような段差部分１４にゲート酸化膜７
を形成すると、酸化膜厚が不均一となり、電気的なウィ
ークスポットを形成してしまう。また、応力も集中しや
すくなるため、段差部分１４上に形成したトランジスタ
の電気的信頼性の低下を招く場合がある。The gate oxide film 7 is formed on such a step portion 14.
Is formed, the oxide film thickness becomes uneven, and an electric weak spot is formed. In addition, since the stress is easily concentrated, the electrical reliability of the transistor formed on the step portion 14 may be reduced.
【０００９】本発明は、溝上端部近傍のシリコン基板上
面で基板段差を形成せず、しかも溝上端部に所定以上の
曲率半径を確保させることができる半導体装置の製造方
法及び半導体装置を実現することである。The present invention realizes a method of manufacturing a semiconductor device and a semiconductor device in which a substrate step is not formed on the upper surface of a silicon substrate near the upper end of a groove, and a radius of curvature equal to or more than a predetermined value is secured at the upper end of the groove. That is.
【００１０】[0010]
【課題を解決するための手段】上記目的は、半導体基板
表面の素子分離用溝上端部の角部を予め除去させ、さら
に、酸化の際の発生応力を低減させることにより達成さ
れる。上記目的を達成するため、本発明は次のように構
成される。The above object is achieved by removing in advance the corners of the upper end of the device isolation groove on the surface of the semiconductor substrate, and further reducing the stress generated during oxidation. In order to achieve the above object, the present invention is configured as follows.
【００１１】（１）半導体装置の製造方法において、
（ａ）半導体基板の回路形成面にパット酸化膜を５ｎｍ
以上形成する工程と、（ｂ）上記パット酸化膜の上に酸
化防止膜を形成する工程と、（ｃ）所望の位置の上記酸
化防止膜及びパット酸化膜を除去させ、半導体基板表面
を露出させる工程と、（ｄ）露出した半導体基板の表面
を等方性エッチング法にて、零より大きく２０ｎｍ以下
の範囲で除去させる工程と、（ｅ）上記酸化防止膜をマ
スクとして、上記半導体基板に所定の深さの溝を形成す
る工程と、（ｆ）上記パット酸化膜を５ｎｍから４０ｎ
ｍの範囲で、上記溝の上端部から後退させる工程と、
（ｇ）上記半導体基板に形成した溝部分を酸化する工程
と、（ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋
め込む工程と、（ｉ）上記酸化防止膜の上に形成された
上記埋め込み絶縁膜を除去する工程と、（ｊ）上記半導
体基板の回路形成面の上に形成された上記酸化防止膜を
除去する工程と、（ｋ）上記半導体基板の回路形成面の
上に形成された上記パット酸化膜を除去する工程と、を
備える。(1) In a method of manufacturing a semiconductor device,
(A) A pad oxide film of 5 nm is formed on a circuit forming surface of a semiconductor substrate.
Forming the above, (b) forming an antioxidant film on the pad oxide film, and (c) removing the antioxidant film and the pad oxide film at desired positions to expose the surface of the semiconductor substrate. (D) removing the exposed surface of the semiconductor substrate by an isotropic etching method in a range from more than zero to 20 nm or less, and (e) using the antioxidant film as a mask to form a predetermined surface on the semiconductor substrate. Forming a groove having a depth of 5 nm;
m, retreating from the upper end of the groove,
(G) a step of oxidizing a groove portion formed in the semiconductor substrate; (h) a step of burying a buried insulating film in the oxidized groove; and (i) a step of burying the buried layer formed on the antioxidant film. Removing the insulating film; (j) removing the antioxidant film formed on the circuit forming surface of the semiconductor substrate; and (k) forming the insulating film on the circuit forming surface of the semiconductor substrate. Removing the pad oxide film.
【００１２】（２）また、半導体装置の製造方法におい
て、（ａ）半導体基板の回路形成面にパット酸化膜を５
ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上
に酸化防止膜を形成する工程と、（ｃ）所望の位置の上
記酸化防止膜及びパット酸化膜を除去させ、半導体基板
表面を露出させる工程と、（ｄ）露出した半導体基板の
表面を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去させる工程と、（ｅ）上記酸化防止膜
をマスクとして、上記半導体基板に所定の深さの溝を形
成する工程と、（ｆ）上記パット酸化膜を５ｎｍから４
０ｎｍの範囲、上記溝の上端部から後退させる工程と、
（ｇ）上記半導体基板に形成した溝部分をＨ2／Ｏ2のガ
ス比が１.８以下の酸化雰囲気中で酸化する工程と、
（ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、（ｉ）上記酸化防止膜の上に形成された上記
埋め込み絶縁膜を除去する工程と、（ｊ）上記半導体基
板の回路形成面の上に形成された上記酸化防止膜を除去
する工程と、（ｋ）上記半導体基板の回路形成面の上に
形成された上記パット酸化膜を除去する工程と、を備え
る。(2) In the method of manufacturing a semiconductor device, (a) a pad oxide film may be formed on the circuit forming surface of the semiconductor substrate by using a pad oxide film.
(b) forming an antioxidant film on the pad oxide film, and (c) removing the antioxidant film and the pad oxide film at desired positions to expose the surface of the semiconductor substrate. And (d) making the exposed surface of the semiconductor substrate larger than zero and 20 nm by an isotropic etching method.
(E) forming a groove having a predetermined depth in the semiconductor substrate using the antioxidant film as a mask, and (f) removing the pad oxide film from 5 nm to 4 nm.
Retreating from the upper end of the groove in a range of 0 nm,
(G) oxidizing the groove portion formed in the semiconductor substrate in an oxidizing atmosphere having a gas ratio of H 2 / O 2 of 1.8 or less;
(H) a step of burying a buried insulating film in the oxidized groove; (i) a step of removing the buried insulating film formed on the antioxidant film; and (j) circuit formation of the semiconductor substrate. Removing the antioxidant film formed on the surface; and (k) removing the pad oxide film formed on the circuit formation surface of the semiconductor substrate.
【００１３】（３）また、半導体装置の製造方法におい
て、（ａ）半導体基板の回路形成面にパット酸化膜を５
ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上
に酸化防止膜を形成する工程と、（ｃ）所望の位置の上
記酸化防止膜及びパット酸化膜を除去させ、半導体基板
表面を露出させる工程と、（ｄ）露出した半導体基板の
表面を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去させる工程と、（ｅ）上記酸化防止膜
をマスクとして、上記半導体基板に所定の深さの溝を形
成する工程と、（ｆ）上記パット酸化膜を５ｎｍから４
０ｎｍの範囲で、上記溝の上端部から後退させる工程
と、（ｇ）上記半導体基板に形成した溝部分を、後退さ
せたパット酸化膜の空間が埋まる範囲内で酸化する工程
と、（ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋
め込む工程と、（ｉ）上記酸化防止膜の上に形成された
上記埋め込み絶縁膜を除去する工程と、（ｊ）上記半導
体基板の回路形成面の上に形成された上記酸化防止膜を
除去する工程と、（ｋ）上記半導体基板の回路形成面の
上に形成された上記パット酸化膜を除去する工程と、を
備える。(3) In the method of manufacturing a semiconductor device, (a) a pad oxide film may be formed on the circuit formation surface of the semiconductor substrate by using a pad oxide film.
(b) forming an antioxidant film on the pad oxide film, and (c) removing the antioxidant film and the pad oxide film at desired positions to expose the surface of the semiconductor substrate. And (d) making the exposed surface of the semiconductor substrate larger than zero and 20 nm by an isotropic etching method.
(E) forming a groove having a predetermined depth in the semiconductor substrate using the antioxidant film as a mask, and (f) removing the pad oxide film from 5 nm to 4 nm.
(G) a step of retreating from the upper end of the groove within a range of 0 nm, and (g) a step of oxidizing the groove portion formed in the semiconductor substrate within a range in which the space of the retreated pad oxide film is filled. Embedding a buried insulating film in the oxidized groove; (i) removing the buried insulating film formed on the oxidation preventing film; and (j) forming a buried insulating film on the circuit forming surface of the semiconductor substrate. (K) removing the pad oxide film formed on the circuit formation surface of the semiconductor substrate.
【００１４】（４）また、半導体装置の製造方法におい
て、（ａ）半導体基板の回路形成面にパット酸化膜を５
ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上
に酸化防止膜を形成する工程と、（ｃ）所望の位置の上
記酸化防止膜及びパット酸化膜を除去させ、半導体基板
表面を露出させる工程と、（ｄ）露出した半導体基板の
表面を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去させる工程と、（ｅ）上記酸化防止膜
をマスクとして、上記半導体基板に所定の深さの溝を形
成する工程と、（ｆ）上記パット酸化膜を５ｎｍから４
０ｎｍの範囲で、上記溝の上端部から後退させる工程
と、（ｇ）上記半導体基板に形成した溝部分を、酸化雰
囲気がＨ2／Ｏ2のガス比が１．８以下、酸化量は後退さ
せたパット酸化膜の空間が埋まる範囲内の条件で酸化す
る工程と、（ｈ）上記酸化させた溝内部に埋め込み絶縁
膜を埋め込む工程と、（ｉ）上記酸化防止膜の上に形成
された上記埋め込み絶縁膜を除去する工程と、（ｊ）上
記半導体基板の回路形成面の上に形成された上記酸化防
止膜を除去する工程と、（ｋ）上記半導体基板の回路形
成面の上に形成された上記パット酸化膜を除去する工程
と、を備える。(4) In the method of manufacturing a semiconductor device, (a) a pad oxide film may be formed on the circuit formation surface of the semiconductor substrate.
(b) forming an antioxidant film on the pad oxide film, and (c) removing the antioxidant film and the pad oxide film at desired positions to expose the surface of the semiconductor substrate. And (d) making the exposed surface of the semiconductor substrate larger than zero and 20 nm by an isotropic etching method.
(E) forming a groove having a predetermined depth in the semiconductor substrate using the antioxidant film as a mask, and (f) removing the pad oxide film from 5 nm to 4 nm.
In the range of 0 nm, the step of retracting from the upper end portion of the groove, the formed groove portion (g) the semiconductor substrate, the gas ratio of oxidizing atmosphere H 2 / O 2 is 1.8 or less, the amount of oxidation is retracted A step of oxidizing the pad oxide film under the condition that the space of the pad oxide film is filled; (h) a step of burying a buried insulating film in the oxidized groove; and (i) a step of forming a film on the oxidation preventing film. Removing the buried insulating film; (j) removing the antioxidant film formed on the circuit forming surface of the semiconductor substrate; and (k) forming on the circuit forming surface of the semiconductor substrate. Removing the deposited pad oxide film.
【００１５】（５）また、半導体装置の製造方法におい
て、（ａ）半導体基板の回路形成面にパット酸化膜を５
ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上
に酸化防止膜を形成する工程と、（ｃ）所望の位置の上
記酸化防止膜及びパット酸化膜を除去させ、半導体基板
表面を露出させる工程と、（ｄ）露出した半導体基板の
表面を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去させる工程と、（ｅ）上記酸化防止膜
をマスクとして、上記半導体基板に所定の深さの溝を形
成する工程と、（ｆ）上記パット酸化膜を５ｎｍから４
０ｎｍの範囲で、上記溝の上端部から後退させる工程
と、（ｇ）上記半導体基板の溝上端部の角部を除去し、
丸みを設ける工程と、（ｈ）上記半導体基板に形成した
溝部分を酸化する工程と、（ｉ）上記酸化させた溝内部
に埋め込み絶縁膜を埋め込む工程と、（ｊ）上記酸化防
止膜の上に形成された上記埋め込み絶縁膜を除去する工
程と、（ｋ）上記半導体基板の回路形成面の上に形成さ
れた上記酸化防止膜を除去する工程と、（ｌ）上記半導
体基板の回路形成面の上に形成された上記パット酸化膜
を除去する工程と、を備える。(5) In the method of manufacturing a semiconductor device, (a) a pad oxide film may be formed on the circuit formation surface of the semiconductor substrate by using a pad oxide film.
(b) forming an antioxidant film on the pad oxide film, and (c) removing the antioxidant film and the pad oxide film at desired positions to expose the surface of the semiconductor substrate. And (d) making the exposed surface of the semiconductor substrate larger than zero and 20 nm by an isotropic etching method.
(E) forming a groove having a predetermined depth in the semiconductor substrate using the antioxidant film as a mask, and (f) removing the pad oxide film from 5 nm to 4 nm.
Retreating from the upper end of the groove within a range of 0 nm; and (g) removing a corner of the upper end of the groove of the semiconductor substrate;
Providing a roundness; (h) oxidizing a groove formed in the semiconductor substrate; (i) burying a buried insulating film in the oxidized groove; (K) removing the antioxidant film formed on the circuit formation surface of the semiconductor substrate; and (l) removing the oxidation prevention film formed on the circuit formation surface of the semiconductor substrate. Removing the pad oxide film formed thereon.
【００１６】（６）半導体装置において、半導体基板の
回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パ
ット酸化膜の上に酸化防止膜を形成し、所望の位置の上
記酸化防止膜及びパット酸化膜を除去して半導体基板表
面を露出し、露出した半導体基板を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去し、上記
酸化防止膜をマスクとして、上記半導体基板に所定の深
さの溝を形成し、上記パット酸化膜を５ｎｍから４０ｎ
ｍの範囲で、上記溝の上端部から後退させ、上記半導体
基板に形成した溝部分を酸化し、酸化させた溝内部に埋
め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成さ
れた上記埋め込み絶縁膜を除去し、上記半導体基板の回
路形成面の上に形成された上記酸化防止膜及び上記パッ
ト酸化膜を除去して製造される。(6) In the semiconductor device, a pad oxide film is formed to a thickness of 5 nm or more on the circuit forming surface of the semiconductor substrate, and an antioxidant film is formed on the pad oxide film. The oxide film is removed to expose the surface of the semiconductor substrate, and the exposed semiconductor substrate is removed by an isotropic etching method in a range from greater than zero to 20 nm or less, and a predetermined amount is applied to the semiconductor substrate using the antioxidant film as a mask. And a groove having a depth of 5 nm is formed.
In the range of m, the groove is recessed from the upper end of the groove, the groove formed in the semiconductor substrate is oxidized, a buried insulating film is buried in the oxidized groove, and the buried formed on the antioxidant film is formed. It is manufactured by removing the insulating film and removing the antioxidant film and the pad oxide film formed on the circuit forming surface of the semiconductor substrate.
【００１７】（７）半導体装置において、半導体基板の
回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パ
ット酸化膜の上に酸化防止膜を形成し、所望の位置の上
記酸化防止膜及びパット酸化膜を除去して半導体基板表
面を露出し、露出した半導体基板を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去し、上記
酸化防止膜をマスクとして、上記半導体基板に所定の深
さの溝を形成し、上記パット酸化膜を５ｎｍから４０ｎ
ｍの範囲、上記溝の上端部から後退させ、上記半導体基
板に形成した溝部分をＨ2／Ｏ2のガス比が１.８以下の
酸化雰囲気中で酸化し、この酸化させた溝内部に埋め込
み絶縁膜を埋め込み、上記酸化防止膜の上に形成された
上記埋め込み絶縁膜を除去し、上記半導体基板の回路形
成面の上に形成された上記酸化防止膜及び上記パット酸
化膜を除去して製造される。(7) In the semiconductor device, a pad oxide film is formed to a thickness of 5 nm or more on the circuit forming surface of the semiconductor substrate, and an antioxidant film is formed on the pad oxide film. The oxide film is removed to expose the surface of the semiconductor substrate, and the exposed semiconductor substrate is removed by an isotropic etching method in a range from greater than zero to 20 nm or less, and a predetermined amount is applied to the semiconductor substrate using the antioxidant film as a mask. And a groove having a depth of 5 nm is formed.
The groove portion formed in the semiconductor substrate is oxidized in an oxidizing atmosphere having a H 2 / O 2 gas ratio of 1.8 or less in a range of m, and the groove portion formed on the semiconductor substrate is oxidized in the oxidized groove. A buried insulating film is buried, the buried insulating film formed on the antioxidant film is removed, and the antioxidant film and the pad oxide film formed on the circuit forming surface of the semiconductor substrate are removed. Manufactured.
【００１８】（８）半導体装置において、半導体基板の
回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パ
ット酸化膜の上に酸化防止膜を形成し、所望の位置の上
記酸化防止膜及びパット酸化膜を除去して半導体基板表
面を露出し、露出した半導体基板を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去し、上記
酸化防止膜をマスクとして、上記半導体基板に所定の深
さの溝を形成し、上記パット酸化膜を５ｎｍから４０ｎ
ｍの範囲で、上記溝の上端部から後退させ、上記半導体
基板に形成した溝部分を、後退させたパット酸化膜の空
間が埋まる範囲内で酸化し、酸化させた溝内部に埋め込
み絶縁膜を埋め込み、上記酸化防止膜の上に形成された
上記埋め込み絶縁膜を除去し、上記半導体基板の回路形
成面の上に形成された上記酸化防止膜及び上記パット酸
化膜を除去して製造される。(8) In the semiconductor device, a pad oxide film is formed to a thickness of 5 nm or more on the circuit forming surface of the semiconductor substrate, and an antioxidant film is formed on the pad oxide film. The oxide film is removed to expose the surface of the semiconductor substrate, and the exposed semiconductor substrate is removed by an isotropic etching method in a range from greater than zero to 20 nm or less, and a predetermined amount is applied to the semiconductor substrate using the antioxidant film as a mask. And a groove having a depth of 5 nm is formed.
In the range of m, the groove is recessed from the upper end of the groove, the groove formed in the semiconductor substrate is oxidized within a range in which the space of the recessed pad oxide film is filled, and a buried insulating film is embedded in the oxidized groove. It is manufactured by removing the buried insulating film formed on the buried and antioxidant film and removing the oxidized film and the pad oxide film formed on the circuit forming surface of the semiconductor substrate.
【００１９】（９）半導体装置において、半導体基板の
回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パ
ット酸化膜の上に酸化防止膜を形成し、所望の位置の上
記酸化防止膜及びパット酸化膜を除去して半導体基板表
面を露出させ、露出した半導体基板を等方性エッチング
法にて、零より大きく２０ｎｍ以下の範囲で除去し、上
記酸化防止膜をマスクとして、上記半導体基板に所定の
深さの溝を形成し、上記パット酸化膜を５ｎｍから４０
ｎｍの範囲で、上記溝の上端部から後退させ、上記半導
体基板に形成した溝部分を、酸化雰囲気がＨ2／Ｏ2のガ
ス比が１．８以下、酸化量は後退させたパット酸化膜の
空間が埋まる範囲内の条件で酸化し、上記酸化させた溝
内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上
に形成された上記埋め込み絶縁膜を除去し、上記半導体
基板の回路形成面の上に形成された上記酸化防止膜及び
上記パット酸化膜を除去して製造される。(9) In the semiconductor device, a pad oxide film is formed to a thickness of 5 nm or more on the circuit forming surface of the semiconductor substrate, and an antioxidant film is formed on the pad oxide film. The oxide film is removed to expose the surface of the semiconductor substrate, and the exposed semiconductor substrate is removed by an isotropic etching method in a range from greater than zero to 20 nm or less, and a predetermined amount is applied to the semiconductor substrate using the antioxidant film as a mask. Is formed, and the pad oxide film is formed from 5 nm to 40
In a range of nm, a pad oxide film in which the groove portion formed in the semiconductor substrate is recessed from the upper end portion of the groove and the oxidizing atmosphere is a gas ratio of H 2 / O 2 of 1.8 or less and the oxidation amount is recessed. Is oxidized under the condition that the space is filled, a buried insulating film is buried in the oxidized groove, the buried insulating film formed on the antioxidant film is removed, and a circuit formation surface of the semiconductor substrate is formed. It is manufactured by removing the antioxidant film and the pad oxide film formed thereon.
【００２０】（１０）半導体装置において、半導体基板
の回路形成面にパット酸化膜を５ｎｍ以上形成し、上記
パット酸化膜の上に酸化防止膜を形成し、所望の位置の
上記酸化防止膜及びパット酸化膜を除去して半導体基板
表面を露出させ、露出した半導体基板を等方性エッチン
グ法にて、零より大きく２０ｎｍ以下の範囲で除去し、
上記酸化防止膜をマスクとして、上記半導体基板に所定
の深さの溝を形成し、上記パット酸化膜を５ｎｍから４
０ｎｍの範囲で、上記溝の上端部から後退させ、上記半
導体基板の溝上端部の角部を除去し、丸みを設け、上記
半導体基板に形成した溝部分を酸化し、上記酸化させた
溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の
上に形成された上記埋め込み絶縁膜を除去し、上記半導
体基板の回路形成面の上に形成された上記酸化防止膜及
び上記パット酸化膜を除去して製造される。(10) In the semiconductor device, a pad oxide film is formed to a thickness of 5 nm or more on the circuit formation surface of the semiconductor substrate, and an antioxidant film is formed on the pad oxide film. Removing the oxide film to expose the surface of the semiconductor substrate, removing the exposed semiconductor substrate by an isotropic etching method in a range larger than zero and 20 nm or less;
Using the antioxidant film as a mask, a groove having a predetermined depth is formed in the semiconductor substrate, and the pad oxide film is
In the range of 0 nm, the groove is set back from the upper end of the groove, the corner of the upper end of the groove of the semiconductor substrate is removed, rounded, the groove formed in the semiconductor substrate is oxidized, and the inside of the oxidized groove is oxidized. Embedded in the buried insulating film, the buried insulating film formed on the antioxidant film is removed, and the antioxidant film and the pad oxide film formed on the circuit forming surface of the semiconductor substrate are removed. Manufactured.
【００２１】露出した半導体基板の表面を等方性エッチ
ング法にて、零より大きく２０ｎｍ以下の範囲で除去さ
せることにより、段差の発生が防止され、溝上端部の曲
率半径を所定以上の値に確保することができる。シリコ
ンエッチング量が零での曲率半径は約１５ｎｍ、エッチ
ング量１０〜２０ｎｍでは約３０ｎｍとなっており、エ
ッチング量２０ｎｍより大きい領域では溝上端部に段差
が残留し、曲率半径も２０ｎｍ以下となっていく傾向に
ある。溝上端部に段差が発生すると、ゲート酸化膜の形
成が不均一となり、電気的なウィークスポットとなるの
で、シリコン基板のエッチング量の上限を２０ｎｍとす
れば、上記段差の発生を防止することができる。By removing the exposed surface of the semiconductor substrate by an isotropic etching method in a range from more than zero to 20 nm or less, the occurrence of a step is prevented, and the radius of curvature at the upper end of the groove is set to a predetermined value or more. Can be secured. The radius of curvature when the silicon etching amount is zero is approximately 15 nm, and when the etching amount is 10 to 20 nm, the radius is approximately 30 nm. In the region where the etching amount is greater than 20 nm, a step remains at the upper end of the groove, and the radius of curvature becomes 20 nm or less. It tends to go. When a step is formed at the upper end of the groove, the formation of the gate oxide film becomes non-uniform and an electric weak spot is formed. Therefore, if the upper limit of the etching amount of the silicon substrate is set to 20 nm, the occurrence of the step can be prevented. it can.
【００２２】さらに、パット酸化膜を５ｎｍから４０ｎ
ｍの範囲で、上記溝の上端部から後退させることによ
り、溝上端部における段差の発生を防止するとともに、
溝上端部の曲率半径を所定以上の値とすることができ
る。パット酸化膜の後退量を零から大きくするに従い基
板上端の曲率半径が大きくなり、後退量５ｎｍでは曲率
半径は約１５ｎｍとなり、後退量を２０ｎｍとすると曲
率半径は約２５ｎｍまで増加する。しかし、後退量を４
０ｎｍ以上増加させると、曲率半径は小さくなり、溝上
端部上面に段差が発生する場合がある。したがって、パ
ット酸化膜を５ｎｍから４０ｎｍの範囲で、上記溝の上
端部から後退させれば、溝上端部における段差の発生を
防止するとともに、溝上端部の曲率半径を所定以上の値
とすることができる。Further, the pad oxide film is formed to a thickness of 5 nm to 40 n.
In the range of m, by retreating from the upper end of the groove, to prevent the occurrence of a step at the upper end of the groove,
The radius of curvature of the upper end of the groove can be set to a value equal to or more than a predetermined value. The radius of curvature at the upper end of the substrate increases as the amount of retreat of the pad oxide film increases from zero. When the amount of retreat is 5 nm, the radius of curvature is about 15 nm. When the amount of retreat is 20 nm, the radius of curvature increases to about 25 nm. However, the amount of retreat is 4
When it is increased by 0 nm or more, the radius of curvature becomes small, and a step may be generated on the upper surface of the upper end portion of the groove. Therefore, if the pad oxide film is set back from the upper end of the groove in the range of 5 nm to 40 nm, a step at the upper end of the groove is prevented, and the radius of curvature of the upper end of the groove is set to a value equal to or more than a predetermined value. Can be.
【００２３】[0023]
【発明の実施の形態】以下、本発明の実施形態を図を参
照して説明する。本発明の第１の実施形態である、溝分
離構造を有する半導体装置の製造方法を図１及び図２を
用いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the drawings. A method of manufacturing a semiconductor device having a trench isolation structure according to a first embodiment of the present invention will be described with reference to FIGS.
【００２４】図１は第１の実施形態における製造方法の
各工程での半導体装置の断面構造を示す図であり、図２
はその製造工程の概略を示すフローチャートである。以
下、図２のフローチャートに添って製造工程を図１を参
照しながら説明する。FIG. 1 is a view showing a sectional structure of a semiconductor device in each step of the manufacturing method according to the first embodiment.
Is a flowchart showing an outline of the manufacturing process. Hereinafter, the manufacturing process will be described with reference to FIG. 1 according to the flowchart of FIG.
【００２５】（１）シリコン基板１の表面を熱酸化して
厚さ約１０ｎｍのパット酸化膜２を形成する（図２の工
程（１０１）、（１０２）、図１の（ａ）、（ｂ））。 （２）パット酸化膜２の上に窒化珪素膜１２を厚さ約２
００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分
離熱酸化膜５を形成する時の酸化防止膜として使用する
（図２の工程（１０３））。 （３）窒化珪素膜１２上にホトレジスト１３を形成する
（図２の工程（１０４）、図１の（ｃ））。 （４）通常の露光法を使用して、所望の位置のホトレジ
スト１３を除去した後、窒化珪素膜１２、パット酸化膜
２を除去し、等方性エッチング法（ウエット若しくはド
ライエッチング法）を用いて露出したシリコン基板１
を、基板１表面から零より大きく２０ｎｍ以下の範囲で
除去する（図２の工程（１０５）〜（１０７）、図１の
（ｄ））。 （５）窒化珪素膜１２をマスクとして、シリコン基板１
の表面の側壁がシリコン基板１に対して所定の角度（例
えば、図中Ａ部の角度が９０〜１１０度）を有する浅溝
を形成する（図２の工程（１０８）、図１の（ｅ））。 （６）ホトレジスト１３を除去した後、パット酸化膜２
を５〜４０ｎｍの範囲でエッチング除去して後退させる
（図２の工程（１０９）〜（１１０）、図１の
（ｆ））。 （７）その後、例えば９００〜１１００℃のドライ酸化
雰囲気中でシリコン基板１表面を約３０ｎｍ熱酸化し、
溝部分に素子分離熱酸化膜５を形成する（図２の工程
（１１１）、図１の（ｇ））。 （８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリ
コン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め
込み絶縁膜６）。また、これら化学気相蒸着法、スパッ
タ法等で製作したシリコン酸化膜等は一般に密度が粗な
膜であることから、埋め込み絶縁膜６の堆積後、緻密化
を目的として，１１００℃前後のアニールまたは酸化雰
囲気中でシリコン基板１を酸化させてもよい（図２の工
程（１１２）、図１の（ｈ））。 （９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法
あるいはドライエッチング法を使用してエッチバックす
る。この場合、酸化防止膜として用いた窒化珪素膜１２
はエッチングストッパーとなり、窒化珪素膜１２下のシ
リコン基板１がエッチングされることを防止する働きを
持つ（図２の工程（１１３）、図１の（ｉ））。 （１０）そして、窒化珪素膜１２及びパット酸化膜２を
除去することで溝埋め込み構造は完了する（図２の工程
（１１４）、図１の（ｊ））。その後、トランジスタ構
造製造に必要な，例えばゲート酸化膜、ゲート電極の形
成、不純物の導入、配線、層間絶縁膜等、多層配線構造
の形成、表面保護膜の形成等を経て、半導体装置が完成
する。(1) The surface of the silicon substrate 1 is thermally oxidized to form a pad oxide film 2 having a thickness of about 10 nm (steps (101) and (102) in FIG. 2, and (a) and (b) in FIG. )). (2) A silicon nitride film 12 having a thickness of about 2
Deposit about 00 nm. This silicon nitride film 12 is used as an oxidation prevention film when forming the element isolation thermal oxide film 5 (step (103) in FIG. 2). (3) A photoresist 13 is formed on the silicon nitride film 12 (step (104) in FIG. 2, and (c) in FIG. 1). (4) After removing the photoresist 13 at a desired position using a normal exposure method, the silicon nitride film 12 and the pad oxide film 2 are removed, and an isotropic etching method (wet or dry etching method) is used. Exposed silicon substrate 1
Is removed from the surface of the substrate 1 in a range from greater than zero to 20 nm or less (steps (105) to (107) in FIG. 2 and (d) in FIG. 1). (5) Silicon substrate 1 using silicon nitride film 12 as a mask
1 forms a shallow groove having a predetermined angle with respect to the silicon substrate 1 (for example, the angle of the portion A in the figure is 90 to 110 degrees) (step (108) in FIG. 2) and (e) in FIG. )). (6) After removing the photoresist 13, the pad oxide film 2
Is removed by etching in the range of 5 to 40 nm (steps (109) to (110) in FIG. 2 and (f) in FIG. 1). (7) Thereafter, the surface of the silicon substrate 1 is thermally oxidized by about 30 nm in a dry oxidation atmosphere at 900 to 1100 ° C., for example.
An element isolation thermal oxide film 5 is formed in the groove (step (111) in FIG. 2, (g) in FIG. 1). (8) An insulating film such as a silicon oxide film is deposited and buried by a chemical vapor deposition (CVD) method, a sputtering method or the like (hereinafter, buried insulating film 6). In addition, since silicon oxide films and the like manufactured by the chemical vapor deposition method, the sputtering method, and the like are generally films having a low density, after the buried insulating film 6 is deposited, the silicon oxide film is annealed at about 1100 ° C. for the purpose of densification. Alternatively, the silicon substrate 1 may be oxidized in an oxidizing atmosphere (step (112) in FIG. 2, (h) in FIG. 1). (9) The embedded insulating film 6 is etched back using a chemical mechanical polishing (CMP) method or a dry etching method. In this case, the silicon nitride film 12 used as an oxidation prevention film
Serves as an etching stopper and has a function of preventing the silicon substrate 1 under the silicon nitride film 12 from being etched (step (113) in FIG. 2 and (i) in FIG. 1). (10) Then, the trench filling structure is completed by removing the silicon nitride film 12 and the pad oxide film 2 (step (114) in FIG. 2, and (j) in FIG. 1). Thereafter, a semiconductor device is completed through, for example, formation of a gate oxide film, a gate electrode, introduction of impurities, formation of a wiring, an interlayer insulating film, and the like, formation of a multilayer wiring structure, formation of a surface protection film, and the like necessary for manufacturing a transistor structure. .
【００２６】次に、第１の実施形態の作用効果を図３及
び図４を用いて説明する。この第１の実施形態で従来技
術と異なる点は、上記製造工程（４）（図２の工程（１
０５）〜（１０７）、図１の（ｄ））の等方性エッチン
グ法によりシリコン基板１を、零より大きく２０ｎｍ以
下の範囲で除去している点、及び上記工程（６）（図２
の工程（１０９）〜（１１０）、図１の（ｆ））工程の
パット酸化膜２の後退量を限定させている点にある。Next, the operation and effect of the first embodiment will be described with reference to FIGS. The difference between the first embodiment and the prior art is that the manufacturing process (4) (step (1) in FIG.
05) to (107), the silicon substrate 1 is removed by the isotropic etching method of FIG. 1 (d) in a range from more than zero to 20 nm or less, and the above step (6) (FIG. 2)
(109) to (110), and the amount of recession of the pad oxide film 2 in the step (f) in FIG. 1 is limited.
【００２７】図３は、第１の実施形態の説明で述べた製
造工程（６）において、酸化量３０ｎｍ、シリコン基板
１のエッチング量を５ｎｍとし、パッド酸化膜２の後退
量を変化させて溝上端近傍の基板１側の曲率半径の変化
を解析した結果であり、横軸はパット酸化膜２の後退
量、縦軸はシリコン基板１の溝上端部の曲率半径をそれ
ぞれ示めしている。また、図３中には従来方法のシリコ
ンエッチング量ゼロの場合の結果を合わせて示した。FIG. 3 shows that in the manufacturing process (6) described in the description of the first embodiment, the amount of oxidation is 30 nm, the amount of etching of the silicon substrate 1 is 5 nm, and the amount of recession of the pad oxide film 2 is changed to change the amount of recess on the groove. It is a result of analyzing a change in the radius of curvature of the substrate 1 near the end, where the horizontal axis indicates the amount of retreat of the pad oxide film 2 and the vertical axis indicates the radius of curvature of the upper end of the groove of the silicon substrate 1. FIG. 3 also shows the result of the conventional method when the silicon etching amount is zero.
【００２８】図３から、第１の実施形態によるもので
は、パット酸化膜２の後退量を零から大きくするに従い
基板上端の曲率半径が大きくなり、後退量５ｎｍでは曲
率半径は約１５ｎｍとなり、後退量を２０ｎｍとすると
曲率半径は約２５ｎｍまで増加する。しかし、後退量を
４０ｎｍ以上増加させると、曲率半径は小さくなり、後
退量６０ｎｍでは約１２ｎｍとなる。さらに、後退量４
０ｎｍ以上では図３中に示したような、溝上端部上面に
段差が発生していた。From FIG. 3, in the case of the first embodiment, the radius of curvature at the upper end of the substrate increases as the amount of retreat of the pad oxide film 2 increases from zero. When the amount of retreat is 5 nm, the radius of curvature becomes about 15 nm. Assuming an amount of 20 nm, the radius of curvature increases to about 25 nm. However, when the receding amount is increased by 40 nm or more, the radius of curvature decreases, and when the receding amount is 60 nm, it becomes about 12 nm. In addition, the retreat amount 4
At 0 nm or more, a step was generated on the upper surface of the upper end of the groove as shown in FIG.
【００２９】これに対して、従来方法のシリコンエッチ
ング量ゼロの場合は、本発明の第１の実施形態よりパッ
ト酸化膜２の後退量に係わらず、ほぼ１０ｎｍ曲率半径
が小さくなっており、さらに後退量４０ｎｍ以上におい
ては段差が発生しており、曲率半径は小さくなった。On the other hand, when the silicon etching amount in the conventional method is zero, the radius of curvature is reduced by approximately 10 nm regardless of the amount of retreat of the pad oxide film 2 compared to the first embodiment of the present invention. When the receding amount was 40 nm or more, a step occurred, and the radius of curvature became small.
【００３０】ここで、図３の曲率半径のパット酸化膜２
の後退量に対する依存性について説明する。溝内の酸化
時、酸化膜は窒化珪素膜１２とシリコン基板１との間に
約２倍の体積膨張をしながら成長していく（図４の
（ａ）、（ｂ）参照）。パット酸化膜２の後退量が零の
場合、この体積膨張により窒化珪素膜１２の端部は持ち
上げられ，結果として凹状に反る。Here, the pad oxide film 2 having the radius of curvature shown in FIG.
The dependence on the retreat amount will be described. During oxidation in the trench, the oxide film grows while expanding the volume between the silicon nitride film 12 and the silicon substrate 1 by about twice (see FIGS. 4A and 4B). When the retreat amount of the pad oxide film 2 is zero, the end of the silicon nitride film 12 is lifted due to the volume expansion, and as a result, the end is warped concavely.
【００３１】この窒化硅素膜１２の反り変形の反力が生
じる結果、窒化珪素膜１２下の酸化膜（パット酸化膜２
の一部を含む）とシリコン基板１とには圧縮応力が発生
する（図４の（ａ））。圧縮応力が酸化膜中に発生する
と、酸化種の拡散、すなわち酸化反応の進行が抑制され
るため、溝上端部では酸化速度が著しく低下する。As a result of the reaction force of the warpage deformation of the silicon nitride film 12, an oxide film (pat oxide film 2) under the silicon nitride film 12 is formed.
) And the silicon substrate 1 generate a compressive stress (FIG. 4A). When a compressive stress is generated in the oxide film, the diffusion of the oxidizing species, that is, the progress of the oxidation reaction is suppressed, so that the oxidation rate is significantly reduced at the upper end of the groove.
【００３２】一方、溝側壁においては、酸化膜の成長方
向（側面法線方向）には拘束が無いこと、および成長す
る酸化膜の体積膨張の阻害因子がないことから、側壁面
では酸化が相対的に抑制されずに進行する。このため、
シリコン基板１の溝上端部近傍では、図４の（ａ）中に
破線で示したように酸化の進行に伴い基板形状が先鋭化
していく。On the other hand, since there is no constraint on the oxide film growth direction (side normal direction) on the groove side wall and there is no inhibitor of the volume expansion of the grown oxide film, oxidation is relatively suppressed on the side wall surface. It progresses without being suppressed. For this reason,
In the vicinity of the upper end of the groove of the silicon substrate 1, as shown by the broken line in FIG.
【００３３】しかし、パット酸化膜２を後退させると、
シリコン基板１の溝端部の一部が露出する（図４の
（ｂ）参照）。この露出した部分においては、酸化初期
には成長した酸化膜と上部窒化硅素膜１２とが接触しな
いため、また、図４の（ａ）を用いて説明したような窒
化珪素膜１２の反り変形による圧縮応力の発生もほとん
どないことから、酸化は抑制することなく進行する。However, when the pad oxide film 2 is retracted,
A part of the groove end of the silicon substrate 1 is exposed (see FIG. 4B). In the exposed portion, the oxide film grown and the upper silicon nitride film 12 do not come into contact with each other in the initial stage of oxidation, and also due to the warp deformation of the silicon nitride film 12 described with reference to FIG. Since almost no compressive stress is generated, oxidation proceeds without suppression.
【００３４】その結果として溝上端部が丸まり、曲率半
径が大きくなる。また、パット酸化膜２を後退させる
と、後退させたパット酸化膜２の端部近傍ではシリコン
が露出する領域とそうでない領域が形成される。露出し
た領域では酸素の拡散が速いため、酸化が速く進行する
が、露出していない領域ではこれに比べ遅くなるため、
パット酸化膜２の端部では段差が発生する。As a result, the upper end of the groove is rounded, and the radius of curvature is increased. When the pad oxide film 2 is retreated, a region where silicon is exposed and a region where silicon is not exposed are formed near the end of the retreated pad oxide film 2. Oxidation proceeds rapidly in the exposed region due to rapid diffusion of oxygen, but is slower in the unexposed region,
A step occurs at the end of the pad oxide film 2.
【００３５】また、シリコン溝の上端部では２面で酸素
と接しているため、酸化が速く進行する。パット酸化膜
２の後退量が４０ｎｍ未満では、パット酸化膜２の端部
とシリコン溝の上端部とが接近しているため、上記影響
が重なり合い、段差は発生しないが、パット酸化膜２の
後退量が４０ｎｍ以上ではシリコン溝上端部から遠ざか
るため、段差が発生し、そのため、曲率半径は小さくな
っていく。In addition, since the upper surface of the silicon groove is in contact with oxygen on two surfaces, oxidation proceeds rapidly. If the amount of recession of the pad oxide film 2 is less than 40 nm, the influence of the pad oxide film 2 and the upper end portion of the silicon groove are close to each other. If the amount is 40 nm or more, the distance from the upper end of the silicon groove is increased, so that a step occurs, and the radius of curvature becomes smaller.
【００３６】さらに、初期シリコン形状として、角部を
等方性エッチング法により除去してあるので、従来方法
よりも曲率半径は大きくなった。Furthermore, since the corners were removed by the isotropic etching method as the initial silicon shape, the radius of curvature was larger than that of the conventional method.
【００３７】次に、詳細なシリコン基板エッチング量依
存性について説明する。図５に酸化量３０ｎｍ、パット
酸化膜２の後退量２０ｎｍにおけるシリコン基板１の溝
上端部曲率半径のシリコンエッチング量依存性を示す。
図５より、シリコンエッチング量が零での曲率半径は約
１５ｎｍ、エッチング量１０〜２０ｎｍでは約３０ｎｍ
となっており、エッチング量２０ｎｍより大きい領域で
は段差が発生し、曲率半径も２０ｎｍ以下となっていく
傾向にあった。Next, a detailed description will be given of the silicon substrate etching amount dependency. FIG. 5 shows the silicon etching amount dependency of the curvature radius of the upper end portion of the groove of the silicon substrate 1 when the oxidation amount is 30 nm and the retreat amount of the pad oxide film 2 is 20 nm.
5, the radius of curvature is about 15 nm when the silicon etching amount is zero, and about 30 nm when the etching amount is 10 to 20 nm.
In a region where the etching amount is larger than 20 nm, a step is generated, and the radius of curvature tends to be 20 nm or less.
【００３８】上述したように、段差が発生すると、ゲー
ト酸化膜の形成が不均一となり、電気的なウィークスポ
ットとなるので、シリコン基板１のエッチング量はこれ
らの理由により２０ｎｍが上限となる。As described above, when a step occurs, the formation of the gate oxide film becomes non-uniform and an electrical weak spot is formed. Therefore, the upper limit of the etching amount of the silicon substrate 1 is 20 nm for these reasons.
【００３９】なお、上記製造工程（７）で酸化をさらに
継続すると、露出部分で成長した酸化膜が窒化硅素膜１
２と接触してしまい、その後は先に述べたように圧縮応
力が急激に発生するので、溝上端部の曲率半径は再び減
少してしまうので注意を要する。When the oxidation is further continued in the above manufacturing step (7), the oxide film grown on the exposed portion becomes silicon nitride film 1
It is necessary to be careful because the contact radius of the upper end portion of the groove is reduced again because of the sudden contact with the contact portion 2 and the sudden occurrence of compressive stress as described above.
【００４０】また、この第１の実施形態の（６）工程後
に、等方性のエッチング方法により、シリコンエッチン
グをさらに２ｎｍから３ｎｍ程度加えると、図６に示す
ように、上端部の鋭利部が除去されるため、酸化量が少
なくても、シリコン端部形状に鋭利部をなくすことがで
きる。これにより、さらに曲率半径は大きくなり、さら
に少ない酸化量約５ｎｍ（溝形成時のダメージを除去す
るのに必要な酸化量）で大きな曲率半径の溝上端部を形
成することが可能となる。Further, after the step (6) of the first embodiment, when silicon etching is further added by about 2 nm to 3 nm by an isotropic etching method, as shown in FIG. Since it is removed, even if the amount of oxidation is small, it is possible to eliminate sharp portions in the silicon end shape. As a result, the radius of curvature is further increased, and it is possible to form the upper end portion of the groove having a large radius of curvature with a smaller oxidation amount of about 5 nm (oxidation amount required to remove damage at the time of forming the groove).
【００４１】上述した本発明の第１の実施形態において
は、パット酸化膜２の後退量を５〜４０ｎｍの範囲に設
定しているため、溝分離構造の基板側上端近傍に段差を
発生させることなく、さらに曲率半径を３ｎｍよりも十
分大きくすることができるので、ゲート電極膜端部近傍
の電界集中に起因したトランジスタのリーク電流増加あ
るいは耐圧特性の低下を防止でき、トランジスタの電気
的信頼性を向上できるという効果がある。In the above-described first embodiment of the present invention, since the recession amount of the pad oxide film 2 is set in the range of 5 to 40 nm, a step is generated near the upper end of the groove isolation structure on the substrate side. In addition, since the radius of curvature can be made sufficiently larger than 3 nm, an increase in leakage current or a decrease in breakdown voltage characteristics of the transistor due to electric field concentration near the edge of the gate electrode film can be prevented, and the electrical reliability of the transistor can be improved. There is an effect that it can be improved.
【００４２】なお、図２に示した製造工程において、工
程１０８と工程１１０との間にホトレジスト除去工程１
０９が設定されているが、この工程１０９は、工程１０
８と工程１１０との間ではなく、工程１０６と工程１０
７との間に設定することもできる。In the manufacturing process shown in FIG. 2, a photoresist removing step 1 is performed between steps 108 and 110.
09 is set, but this step 109 is performed in step 10
Steps 106 and 10 instead of between steps 8 and 110
7 can also be set.
【００４３】次に、本発明の第２の実施形態である、溝
分離構造を有する半導体装置の製造方法を図１及び図７
を使用して説明する。図７に示した第２の実施形態によ
る製造方法（フローチャート）は、第１の実施形態の製
造工程の（７）を変更したものである。この第２の実施
形態は、第１の実施形態と比較して形状等は大きくは変
わらないので、この第２の実施形態における半導体装置
の断面図は、図１を使用して説明する。以下、図７のフ
ローチャートに添って、この第２の実施形態における製
造工程を説明する。Next, a method of manufacturing a semiconductor device having a trench isolation structure according to a second embodiment of the present invention will be described with reference to FIGS.
This will be described using. The manufacturing method (flowchart) according to the second embodiment shown in FIG. 7 is a modification of the manufacturing process (7) of the first embodiment. Since the shape and the like of the second embodiment are not significantly different from those of the first embodiment, a cross-sectional view of the semiconductor device according to the second embodiment will be described with reference to FIG. Hereinafter, the manufacturing steps in the second embodiment will be described with reference to the flowchart of FIG.
【００４４】（１）シリコン基板１の表面を熱酸化して
厚さ約１０ｎｍのパット酸化膜２を形成する（図７の工
程（２０１）、（２０２）、図１の（ｂ））。 （２）パット酸化膜２の上に窒化珪素膜１２を厚さ２０
０ｎｍ程度堆積する。この窒化珪素膜１２は、素子分離
熱酸化膜５を形成する時の酸化防止膜として使用する
（図７の工程（２０３）、図１の（ｃ））。 （３）窒化珪素膜１２上にホトレジスト１３を形成する
（図７の工程（２０４））。 （４）通常の露光法を使用して、所望の位置のホトレジ
スト１３を除去した後、窒化珪素膜１２、パット酸化膜
２を除去し、等方性エッチング法（ウェット、もしくは
ドライエッチング法）を用いて露出したシリコン基板１
を、基板１表面から零より大きく２０ｎｍ以下の範囲で
除去する（図７の工程（２０５）〜（２０７）、図１の
（ｄ））。(1) The surface of the silicon substrate 1 is thermally oxidized to form a pad oxide film 2 having a thickness of about 10 nm (steps (201) and (202) in FIG. 7 and (b) in FIG. 1). (2) A silicon nitride film 12 having a thickness of 20 on the pad oxide film 2
Deposit about 0 nm. This silicon nitride film 12 is used as an oxidation prevention film when forming the element isolation thermal oxide film 5 (step (203) in FIG. 7, and (c) in FIG. 1). (3) A photoresist 13 is formed on the silicon nitride film 12 (Step (204) in FIG. 7). (4) After removing the photoresist 13 at a desired position using a normal exposure method, the silicon nitride film 12 and the pad oxide film 2 are removed, and an isotropic etching method (wet or dry etching method) is performed. Silicon substrate 1 exposed using
Is removed from the surface of the substrate 1 in a range from greater than zero to 20 nm or less (steps (205) to (207) in FIG. 7 and (d) in FIG. 1).
【００４５】（５）窒化珪素膜１２をマスクとして、シ
リコン基板１の表面の側壁がシリコン基板１に対して所
定の角度（例えば、図中Ａ部の角度が９０〜１１０度）
を有する浅溝を形成する（図７の工程（２０８）、図１
の（ｅ）｝。 （６）ホトレジスト１３を除去した後、パット酸化膜２
を５〜４０ｎｍ程度エッチング除去して後退させる（図
７の工程（２０９）〜（２１０）、図１の（ｆ））。 （７）シリコン基板１に形成した溝部分をＨ2／Ｏ2ガス
混合酸化雰囲気で（ガス流量比をｒとすると、０≦ｒ≦
１．８好ましくは０≦ｒ≦０．５の範囲）、３０ｎｍ程
度熱酸化し、素子分離熱酸化膜５を形成する（図７の工
程（２１１）、図１の（ｇ））。 （８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリ
コン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め
込み絶縁膜６）。また、これら化学気相蒸着法、スパッ
タ法等で製作したシリコン酸化膜等は一般に密度が粗な
膜であることから、埋め込み絶縁膜６堆積後、緻密化を
目的として、１１００℃前後のアニールまたは酸化雰囲
気中でシリコン基板１を酸化させてもよい（図７の工程
（２１２）、図１の（ｈ））。 （９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法
あるいはドライエッチング法を使用してエッチバックす
る。この場合、酸化防止膜として用いた窒化珪素膜１２
はエッチングストッパーとなり、窒化珪素膜１２下のシ
リコン基板１がエッチングされることを防止する働きを
持つ（図７の工程（２１３）、図１の（ｉ））。 （１０）そして、窒化珪素膜１２及びパット酸化膜２を
除去することで溝埋め込み構造は完了する（図７の工程
（２１４）、図１の（ｊ））。その後、トランジスタ構
造製造に必要な、例えばゲート酸化膜、ゲート電極の形
成、不純物の導入、配線、層間絶縁膜等、多層配線構造
の形成、表面保護膜の形成等を経て、半導体装置が完成
する。(5) Using the silicon nitride film 12 as a mask, the side wall on the surface of the silicon substrate 1 has a predetermined angle with respect to the silicon substrate 1 (for example, the angle of the portion A in the figure is 90 to 110 degrees).
(Step (208) of FIG. 7)
(E)｝. (6) After removing the photoresist 13, the pad oxide film 2
Is removed by etching about 5 to 40 nm (steps (209) to (210) in FIG. 7 and (f) in FIG. 1). (7) The groove portion formed in the silicon substrate 1 is formed in an H 2 / O 2 mixed oxidizing atmosphere (where the gas flow ratio is r, 0 ≦ r ≦
1.8 (preferably in the range of 0 ≦ r ≦ 0.5) and thermal oxidation of about 30 nm to form an element isolation thermal oxide film 5 (step (211) in FIG. 7, (g) in FIG. 1). (8) An insulating film such as a silicon oxide film is deposited and buried by a chemical vapor deposition (CVD) method, a sputtering method or the like (hereinafter, buried insulating film 6). In addition, since silicon oxide films and the like manufactured by the chemical vapor deposition method, the sputtering method, and the like are generally films having a low density, after depositing the buried insulating film 6, annealing at about 1100 ° C. is performed for the purpose of densification. The silicon substrate 1 may be oxidized in an oxidizing atmosphere (step (212) in FIG. 7, (h) in FIG. 1). (9) The embedded insulating film 6 is etched back using a chemical mechanical polishing (CMP) method or a dry etching method. In this case, the silicon nitride film 12 used as an oxidation prevention film
Serves as an etching stopper and has a function of preventing the silicon substrate 1 under the silicon nitride film 12 from being etched (step (213) in FIG. 7, and (i) in FIG. 1). (10) Then, the trench filling structure is completed by removing the silicon nitride film 12 and the pad oxide film 2 (step (214) in FIG. 7, and (j) in FIG. 1). Thereafter, the semiconductor device is completed through, for example, formation of a gate oxide film, a gate electrode, introduction of impurities, formation of a wiring, an interlayer insulating film, and the like, formation of a multilayer wiring structure, formation of a surface protection film, and the like necessary for manufacturing the transistor structure. .
【００４６】次に、図８を参照して本発明の第２の実施
形態の作用効果を説明する。酸化雰囲気のＨ2／Ｏ2ガス
比ｒは、０≦ｒ≦２まで変化することができる。ガス比
ｒが２に達すると爆発的に反応が進行するので、安全を
考慮すると、実質的にはｒ＝１．８程度が上限となる。Next, the operation and effect of the second embodiment of the present invention will be described with reference to FIG. The H 2 / O 2 gas ratio r in the oxidizing atmosphere can vary from 0 ≦ r ≦ 2. When the gas ratio r reaches 2, the reaction proceeds explosively, so that considering safety, the upper limit is substantially r = 1.8.
【００４７】一般に、ガス比ｒが上記範囲内において
は、酸化温度を一定と仮定すると、この比が大きくなる
に伴い、酸化速度が速くなり、小さいと酸化速度は遅く
なる。そこで、この酸化速度の半導体基板１の溝上端部
の形状に及ぼす影響を解析した。パット酸化膜２の後退
量が５ｎｍにおける解析結果を図８に示す。図８におい
て、横軸にはＨ2／Ｏ2ガス比、縦軸は半導体基板１の上
端部の曲率半径を示す。Generally, assuming that the oxidation temperature is constant when the gas ratio r is within the above range, the oxidation rate increases as the ratio increases, and the oxidation rate decreases as the ratio decreases. Therefore, the influence of the oxidation rate on the shape of the upper end of the groove of the semiconductor substrate 1 was analyzed. FIG. 8 shows an analysis result when the retreat amount of the pad oxide film 2 is 5 nm. In FIG. 8, the horizontal axis indicates the H 2 / O 2 gas ratio, and the vertical axis indicates the radius of curvature of the upper end of the semiconductor substrate 1.
【００４８】図８より、酸化雰囲気の水素（Ｈ2）流量
比が大きくなるほど、形成される曲率半径が急激に減少
することがわかる。ガス比ｒが０．５に達すると、曲率
半径は約３ｎｍにまで減少する。ガス比ｒをこれ以上大
きくすると、曲率半径はわずかずつではあるがさらに減
少する。FIG. 8 shows that as the hydrogen (H 2 ) flow ratio in the oxidizing atmosphere increases, the radius of curvature formed sharply decreases. When the gas ratio r reaches 0.5, the radius of curvature decreases to about 3 nm. When the gas ratio r is further increased, the radius of curvature further decreases, though slightly.
【００４９】この原因は、以下のように説明できる。酸
化は、既に述べたように、シリコンとシリコン酸化膜の
界面近傍でひずみ（応力）を発生させる。一方、シリコ
ン酸化膜は高温（９００℃以上）で顕著な粘性挙動を示
すため、高温では時間と共に発生した応力が緩和されて
いく。The cause can be explained as follows. Oxidation generates strain (stress) near the interface between silicon and the silicon oxide film, as described above. On the other hand, since the silicon oxide film shows a remarkable viscous behavior at a high temperature (900 ° C. or higher), the stress generated with time is relaxed at a high temperature.
【００５０】したがって、酸化膜厚を一定と仮定する
と、発生歪み（応力）の値は一定であるが、酸化速度が
速い（Ｈ2／Ｏ2ガス比が大きい）ほど発生した応力が緩
和される時間が短くなるので、結果的に残留応力が高く
なる。Therefore, assuming that the oxide film thickness is constant, the value of the generated strain (stress) is constant, but the generated stress is alleviated as the oxidation rate is higher (the H 2 / O 2 gas ratio is larger). Since the time is shortened, the residual stress increases as a result.
【００５１】酸化速度が遅い（Ｈ2／Ｏ2ガス比ｒが小さ
い）場合には、シリコン酸化膜の粘性効果が働き、酸化
膜厚一定条件で比較すると、相対的に応力の緩和が進
む。酸化誘起応力が高くなるほど、その近傍での酸化が
抑制される。したがって、シリコン基板１の溝上端部近
傍は、上面と側面とからの酸化膜の成長で応力が集中す
る場所であることから、残留応力が高くなると、この近
傍の酸化が抑制され、結果的に先端が尖る形状になって
いく。When the oxidation rate is low (the H 2 / O 2 gas ratio r is small), the viscous effect of the silicon oxide film works, and the stress is relatively relaxed when compared under the condition of a constant oxide film thickness. As the oxidation-induced stress increases, oxidation in the vicinity thereof is suppressed. Therefore, the vicinity of the upper end of the groove of the silicon substrate 1 is a place where stress is concentrated due to the growth of the oxide film from the upper surface and the side surface. If the residual stress is increased, oxidation in the vicinity is suppressed, and as a result, The tip becomes sharp.
【００５２】以上のことから、Ｈ2／Ｏ2ガス比ｒを小さ
くすることで、半導体基板１の溝上端においては酸化が
より低応力の状態で進行することになり、結果としてシ
リコン基板１の上端近傍の曲率化が図られたものであ
る。As described above, by reducing the H 2 / O 2 gas ratio r, oxidation proceeds at a lower stress at the upper end of the groove of the semiconductor substrate 1, and as a result, the silicon substrate 1 The curvature in the vicinity of the upper end is obtained.
【００５３】また、Ｈ2／Ｏ2ガス比ｒを１．８のまま
で、ＡｒガスやＮ2ガスを炉内に注入し、約０．６倍の
希釈を行なうと、酸化レートはガス比ｒが０．５とほぼ
同じになる。このため、Ｈ2／Ｏ2ガス比１．８の条件で
も曲率半径３ｎｍを達成することが可能となる。When the H 2 / O 2 gas ratio r is kept at 1.8 and Ar gas or N 2 gas is injected into the furnace and dilution is performed about 0.6 times, the oxidation rate is reduced. r becomes almost the same as 0.5. For this reason, it is possible to achieve a radius of curvature of 3 nm even under the condition of the H 2 / O 2 gas ratio of 1.8.
【００５４】上記理由により、本発明の第２の実施形態
によれば、溝分離構造の基板側上端近傍の曲率半径を３
ｎｍよりも十分大きくすることができ、また、パット酸
化膜の後退量を第１の実施形態で示した５〜４０ｎｍの
範囲としている。このため、溝上端部上面で段差発生を
防止することができ、 ゲート電極膜端部近傍の電界集
中に起因したトランジスタのリーク電流増加あるいは耐
圧特性の低下を防止でき、トランジスタの電気的信頼性
を向上できるという効果がある。For the above reason, according to the second embodiment of the present invention, the radius of curvature near the upper end on the substrate side of the groove separation structure is set to 3
nm, and the amount of recession of the pad oxide film is in the range of 5 to 40 nm shown in the first embodiment. For this reason, it is possible to prevent a step from being formed on the upper surface of the upper end of the groove, to prevent an increase in leakage current or a decrease in breakdown voltage characteristics of the transistor due to electric field concentration near the end of the gate electrode film, and to improve the electrical reliability of the transistor There is an effect that it can be improved.
【００５５】また、この第２の実施形態の（６）工程後
に、等方性のエッチング方法により、シリコンエッチン
グをさらに２ｎｍから３ｎｍ程度加えると、図６に示す
ように、上端部の鋭利部が除去されるため、酸化量が少
なくても、シリコン端部形状に鋭利部をなくすことがで
きる。これにより、さらに曲率半径は大きくなり、さら
に少ない酸化量約５ｎｍ（溝形成時のダメージを除去す
るのに必要な酸化量）で大きな曲率半径の溝上端部を形
成することが可能となる。Further, after the step (6) of the second embodiment, when silicon etching is further added by about 2 nm to 3 nm by an isotropic etching method, as shown in FIG. Since it is removed, even if the amount of oxidation is small, it is possible to eliminate sharp portions in the silicon end shape. As a result, the radius of curvature is further increased, and it is possible to form the upper end portion of the groove having a large radius of curvature with a smaller oxidation amount of about 5 nm (oxidation amount required to remove damage at the time of forming the groove).
【００５６】なお、図７に示した製造工程において、工
程２０８と工程２１０との間にホトレジスト除去工程２
０９が設定されているが、この工程２０９は、工程２０
８と工程２１０との間ではなく、工程２０６と工程２０
７との間に設定することもできる。In the manufacturing process shown in FIG. 7, between the steps 208 and 210, a photoresist removing step 2 is performed.
09 is set, and this step 209 is performed in step 20
8 and step 210, but not steps 206 and 20
7 can also be set.
【００５７】次に、本発明の第３の実施形態である、溝
分離構造を有する半導体装置の製造方法を図１及び図９
を使用して説明する。図９に示した第３の実施形態によ
る製造方法（フローチャート）は、第１の実施形態の製
造工程の（７）を変更したものである。この第３の実施
形態は、第１の実施形態と比較して形状等は大きくは変
わらないので、この第３の実施形態における半導体装置
の断面図は、図１を使用して説明する。以下、図９のフ
ローチャートに添って、この第３の実施形態における製
造工程を説明する。Next, a method of manufacturing a semiconductor device having a trench isolation structure according to a third embodiment of the present invention will be described with reference to FIGS.
This will be described using. The manufacturing method (flow chart) according to the third embodiment shown in FIG. 9 is a modification of the manufacturing process (7) of the first embodiment. In the third embodiment, since the shape and the like are not significantly different from those of the first embodiment, a cross-sectional view of the semiconductor device in the third embodiment will be described with reference to FIG. Hereinafter, the manufacturing process of the third embodiment will be described with reference to the flowchart of FIG.
【００５８】（１）シリコン基板１の表面を熱酸化して
厚さ約１０ｎｍのパット酸化膜２を形成する（図９の工
程（３０１）、（３０２）、図１の（ｂ））。 （２）パット酸化膜２の上に窒化珪素膜１２を厚さ約２
００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分
離熱酸化膜５を形成する時の酸化防止膜として使用する
（図９の工程（３０３）、図１の（ｃ））。 （３）窒化珪素膜１２上にホトレジスト１３を形成する
（図９の工程（３０４））。 （４）通常の露光法を使用して、所望の位置のホトレジ
スト１３を除去した後、窒化珪素膜１２、パット酸化膜
２を除去し、等方性エッチング法（ウェットもしくは、
ドライエッチング法）を用いて露出したシリコン基板１
を、０より大きく、２０μｍ以下の範囲で除去する（図
９の工程（３０５）〜（３０７）、図１の（ｄ））。 （５）窒化珪素膜１２をマスクとして、シリコン基板１
の表面の側壁がシリコン基板１に対して所定の角度（例
えば、図中Ａ部の角度が９０〜１１０度）を有する浅溝
を形成する（図９の工程（３０８）、図１の（ｅ））。 （６）ホトレジスト１３を除去した後、パット酸化膜２
を５〜４０ｎｍ程度エッチング除去して後退させる（図
９の工程（３０９）、（３１０）、図１の（ｆ））。 （７）シリコン基板１に形成した溝部分をＨ2／Ｏ2ガス
混合酸化雰囲気で（ガス流量比をｒとあすると、０≦ｒ
≦０．５の範囲）、熱酸化し、半導体基板１に形成した
溝部分を、後退させたパット酸化膜２の空間が埋まる範
囲内で酸化させる（図９の工程（３１１）、図１の
（ｇ））。(1) The surface of the silicon substrate 1 is thermally oxidized to form a pad oxide film 2 having a thickness of about 10 nm (steps (301) and (302) in FIG. 9 and (b) in FIG. 1). (2) A silicon nitride film 12 having a thickness of about 2
Deposit about 00 nm. This silicon nitride film 12 is used as an oxidation prevention film when forming the element isolation thermal oxide film 5 (step (303) in FIG. 9 and (c) in FIG. 1). (3) A photoresist 13 is formed on the silicon nitride film 12 (Step (304) in FIG. 9). (4) After removing the photoresist 13 at a desired position using a normal exposure method, the silicon nitride film 12 and the pad oxide film 2 are removed, and an isotropic etching method (wet or
Silicon substrate 1 exposed using dry etching method)
Is removed in a range larger than 0 and equal to or smaller than 20 μm (steps (305) to (307) in FIG. 9 and (d) in FIG. 1). (5) Silicon substrate 1 using silicon nitride film 12 as a mask
The surface side wall forms a shallow groove having a predetermined angle with respect to the silicon substrate 1 (for example, the angle of the portion A in the figure is 90 to 110 degrees) (step (308) in FIG. 9) and (e) in FIG. )). (6) After removing the photoresist 13, the pad oxide film 2
Is removed by etching about 5 to 40 nm (steps (309) and (310) in FIG. 9 and (f) in FIG. 1). (7) The groove formed in the silicon substrate 1 is oxidized in an H 2 / O 2 mixed oxidizing atmosphere (where the gas flow ratio is r, 0 ≦ r
≦ 0.5), and thermally oxidize the groove formed in the semiconductor substrate 1 within a range where the space of the recessed pad oxide film 2 is filled (step (311) in FIG. 9 and FIG. 1). (G)).
【００５９】（８）化学気相蒸着（ＣＶＤ）法、スパッ
タ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む
（以下、埋め込み絶縁膜６）。また、これら化学気相蒸
着法、スパッタ法等で製作したシリコン酸化膜等は一般
に密度が粗な膜であることから、埋め込み絶縁膜６堆積
後、緻密化を目的として、１１００℃前後のアニールま
たは酸化雰囲気中でシリコン基板１を酸化させてもよい
（図９の工程（３１２）、図１の（ｈ））。 （９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法
あるいはドライエッチング法を使用してエッチバックす
る。この場合、酸化防止膜として用いた窒化珪素膜１２
はエッチングストッパーとなり、窒化珪素膜１２下のシ
リコン基板１がエッチングされることを防止する働きを
持つ（図９の工程（３１３）、図１の（ｉ））。 （１０）そして、窒化珪素膜１２及びパット酸化膜２を
除去することで溝埋め込み構造は完了する（図９の工程
（３１４）、図１の（ｊ））。その後、トランジスタ構
造製造に必要な、例えばゲート酸化膜、ゲート電極の形
成、不純物の導入、配線、層間絶縁膜等、多層配線構造
の形成、表面保護膜の形成等を経て、半導体装置が完成
する。(8) An insulating film such as a silicon oxide film is deposited and buried by a chemical vapor deposition (CVD) method, a sputtering method or the like (hereinafter, buried insulating film 6). In addition, since silicon oxide films and the like manufactured by the chemical vapor deposition method, the sputtering method, and the like are generally films having a low density, after depositing the buried insulating film 6, annealing at about 1100 ° C. is performed for the purpose of densification. The silicon substrate 1 may be oxidized in an oxidizing atmosphere (step (312) in FIG. 9, (h) in FIG. 1). (9) The embedded insulating film 6 is etched back using a chemical mechanical polishing (CMP) method or a dry etching method. In this case, the silicon nitride film 12 used as an oxidation prevention film
Serves as an etching stopper and has a function of preventing the silicon substrate 1 under the silicon nitride film 12 from being etched (step (313) in FIG. 9 and (i) in FIG. 1). (10) Then, the trench filling structure is completed by removing the silicon nitride film 12 and the pad oxide film 2 (step (314) in FIG. 9 and (j) in FIG. 1). Thereafter, the semiconductor device is completed through, for example, formation of a gate oxide film, a gate electrode, introduction of impurities, formation of a wiring, an interlayer insulating film, and the like, formation of a multilayer wiring structure, formation of a surface protection film, and the like necessary for manufacturing the transistor structure. .
【００６０】次に、図を参照して本発明の第３の実施形
態の作用効果を説明する。この第３実施形態の作用効果
は、上述した第１の実施形態でも説明したように（図４
参照）、後退させたパット酸化膜２の空間が埋まった後
では、窒化珪素膜１２に反り変形が発生し、この膜の曲
げによる力によって窒化珪素膜１２下のパット酸化膜２
及びシリコン基板１には圧縮応力が発生するため、この
応力により酸化が抑制され、結果として、溝上端部近傍
のシリコン基板１の形状が尖ったものとなる。Next, the operation and effect of the third embodiment of the present invention will be described with reference to the drawings. The operation and effect of the third embodiment are as described in the first embodiment (FIG. 4).
After the space of the recessed pad oxide film 2 is filled, the silicon nitride film 12 is warped and deformed, and the force caused by bending the film causes the pad oxide film 2 under the silicon nitride film 12 to be bent.
In addition, since a compressive stress is generated in the silicon substrate 1, oxidation is suppressed by the stress, and as a result, the shape of the silicon substrate 1 near the upper end of the groove becomes sharp.
【００６１】上述したように、酸化量を後退させたパッ
ト酸化膜２の空間が埋まる範囲内とすることにより、反
り変形による圧縮応力が発生しなくなるため、シリコン
基板１の上端部の酸化が滑らかに進行し、結果としてシ
リコン基板１の上端近傍の曲率化が図られることにな
る。さらに、パット酸化膜２の後退量を第１の実施形態
で示したように、５〜４０ｎｍの範囲としているため、
溝上端部上面で段差の発生を防止できる。As described above, by setting the oxidation amount within the range in which the space of the recessed pad oxide film 2 is filled, no compressive stress is generated due to the warpage deformation, so that the oxidation of the upper end portion of the silicon substrate 1 is smooth. As a result, a curvature near the upper end of the silicon substrate 1 is achieved. Further, since the retreat amount of the pad oxide film 2 is in the range of 5 to 40 nm as described in the first embodiment,
The occurrence of a step on the upper surface of the upper end of the groove can be prevented.
【００６２】上記理由により、本発明の第３の実施形態
によれば、溝分離構造の基板側上端近傍の曲率半径を３
ｎｍよりも十分大きくすることができ、また、段差発生
を防止できるため、ゲート電極膜端部近傍の電界集中に
起因したトランジスタのリーク電流増加あるいは耐圧特
性の低下を防止でき、トランジスタの電気的信頼性を向
上できるという効果がある。For the above reason, according to the third embodiment of the present invention, the radius of curvature near the upper end on the substrate side of the groove separation structure is 3
nm, and the occurrence of steps can be prevented, so that an increase in leakage current or a decrease in breakdown voltage characteristics of the transistor due to electric field concentration near the end of the gate electrode film can be prevented, and the electrical reliability of the transistor can be reduced. The effect is that the performance can be improved.
【００６３】なお、図９に示した製造工程において、工
程３０８と工程３１０との間にホトレジスト除去工程３
０９が設定されているが、この工程３０９は、工程３０
８と工程３１０との間ではなく、工程３０６と工程３０
７との間に設定することもできる。In the manufacturing process shown in FIG. 9, a photoresist removing step 3 is performed between step 308 and step 310.
09 is set, but this step 309 is performed in step 30
8 and step 310, but not steps 306 and 30
7 can also be set.
【００６４】また、この第３の実施形態の（６）工程後
に、等方性のエッチング方法により、シリコンエッチン
グをさらに２ｎｍから３ｎｍ程度加えると、図６に示す
ように、上端部の鋭利部が除去されるため、酸化量が少
なくても、シリコン端部形状に鋭利部をなくすことがで
きる。これにより、さらに曲率半径は大きくなり、さら
に少ない酸化量約５ｎｍ（溝形成時のダメージを除去す
るのに必要な酸化量）で大きな曲率半径の溝上端部を形
成することが可能となる。After the step (6) of the third embodiment, if silicon etching is further added by about 2 to 3 nm by an isotropic etching method, as shown in FIG. Since it is removed, even if the amount of oxidation is small, it is possible to eliminate sharp portions in the silicon end shape. As a result, the radius of curvature is further increased, and it is possible to form the upper end portion of the groove having a large radius of curvature with a smaller oxidation amount of about 5 nm (oxidation amount required to remove damage at the time of forming the groove).
【００６５】[0065]
【発明の効果】本発明は、以上説明したように構成され
ているため、次のような効果がある。溝上端部近傍のシ
リコン基板上面で基板段差を形成せず、しかも溝上端部
に所定以上の曲率半径を確保させることができる半導体
装置の製造方法及び半導体装置を実現することができ
る。Since the present invention is configured as described above, it has the following effects. A method of manufacturing a semiconductor device and a semiconductor device can be realized in which a substrate step is not formed on the upper surface of a silicon substrate near the upper end of a groove and a radius of curvature equal to or more than a predetermined value can be secured at the upper end of the groove.
【００６６】したがって、溝分離構造を有する半導体装
置において、回路を構成するトランジスタや容量の耐圧
特性を向上することができる。Therefore, in a semiconductor device having a trench isolation structure, the withstand voltage characteristics of transistors and capacitors constituting a circuit can be improved.
【図１】本願に係る第１の実施形態の溝分離構造の製造
工程の模式図である。FIG. 1 is a schematic diagram of a manufacturing process of a groove separation structure according to a first embodiment of the present invention.
【図２】本願に係る第１の実施形態の製造工程を示すフ
ローチャートである。FIG. 2 is a flowchart illustrating a manufacturing process of the first embodiment according to the present application.
【図３】本願に係る第１の実施形態の作用効果を説明す
る図である。FIG. 3 is a diagram illustrating the operation and effect of the first embodiment according to the present application.
【図４】本願に係る第１の実施形態の作用効果を説明す
る図である。FIG. 4 is a diagram illustrating the operation and effect of the first embodiment according to the present application.
【図５】本願に係る第１の実施形態の作用効果を説明す
る図である。FIG. 5 is a diagram illustrating the operation and effect of the first embodiment according to the present application.
【図６】本願に係る第１の実施形態の作用効果を説明す
る図である。FIG. 6 is a diagram illustrating an operation and effect of the first embodiment according to the present application.
【図７】本願に係る第２の実施形態の製造工程を示すフ
ローチャートである。FIG. 7 is a flowchart illustrating a manufacturing process according to a second embodiment of the present application.
【図８】本願に係る第２の実施形態の作用効果を説明す
る図である。FIG. 8 is a diagram illustrating the operation and effect of the second embodiment according to the present application.
【図９】本願に係る第３の実施形態の製造工程を示すフ
ローチャートである。FIG. 9 is a flowchart illustrating a manufacturing process according to a third embodiment of the present application.
【図１０】従来の選択酸化法における溝分離構造の製造
工程の模式図である。FIG. 10 is a schematic diagram of a manufacturing process of a trench isolation structure in a conventional selective oxidation method.
１ シリコン基板 ２ パット酸化膜 ３ 酸化防止膜 ４ 基板鋭角部 ５ 素子分離熱酸化膜 ６ 埋め込み絶縁膜 ７ ゲート酸化膜 ８ ゲート電極膜 ９ 絶縁膜 １０ 配線 １１ 層間絶縁膜 １２ 窒化珪素膜 １３ ホトレジスト １４ 基板段差 REFERENCE SIGNS LIST 1 silicon substrate 2 pad oxide film 3 antioxidant film 4 substrate acute angle portion 5 element isolation thermal oxide film 6 buried insulating film 7 gate oxide film 8 gate electrode film 9 insulating film 10 wiring 11 interlayer insulating film 12 silicon nitride film 13 photoresist 14 substrate Step
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 安子 東京都小平市上水本町五丁目20番地１号 株式会社日立製作所半導体事業部内 (72)発明者 鈴木 範夫 東京都小平市上水本町五丁目20番地１号 株式会社日立製作所半導体事業部内 (72)発明者 児島 雅之 東京都小平市上水本町五丁目20番地１号 株式会社日立製作所半導体事業部内 ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Yasuko Yoshida 5-2-1, Josuihoncho, Kodaira-shi, Tokyo Inside the Semiconductor Division, Hitachi, Ltd. (72) Inventor Norio Suzuki 5-chome, Josuihoncho, Kodaira-shi, Tokyo No. 20 No. 1 Hitachi Semiconductor Co., Ltd. (72) Inventor Masayuki Kojima 5-20-1, Kamimizu Honcho, Kodaira-shi, Tokyo Within Hitachi Co., Ltd. Semiconductor Co., Ltd.
Claims (10)
以上形成する工程と、 （ｂ）上記パット酸化膜の上に酸化防止膜を形成する工
程と、 （ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を
除去させ、半導体基板表面を露出させる工程と、 （ｄ）露出した半導体基板の表面を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去させる工
程と、 （ｅ）上記酸化防止膜をマスクとして、上記半導体基板
に所定の深さの溝を形成する工程と、 （ｆ）上記パット酸化膜を５ｎｍから４０ｎｍの範囲
で、上記溝の上端部から後退させる工程と、 （ｇ）上記半導体基板に形成した溝部分を酸化する工程
と、 （ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、 （ｉ）上記酸化防止膜の上に形成された上記埋め込み絶
縁膜を除去する工程と、 （ｊ）上記半導体基板の回路形成面の上に形成された上
記酸化防止膜を除去する工程と、 （ｋ）上記半導体基板の回路形成面の上に形成された上
記パット酸化膜を除去する工程と、 を備えることを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device, comprising: (a) forming a pad oxide film on a circuit formation surface of a semiconductor substrate to a thickness of 5 nm;
Forming the above; (b) forming an antioxidant film on the pad oxide film; and (c) removing the antioxidant film and the pad oxide film at desired positions to expose the surface of the semiconductor substrate. (D) removing the exposed surface of the semiconductor substrate by an isotropic etching method in a range from more than zero to 20 nm or less; and (e) using the antioxidant film as a mask and applying a predetermined amount to the semiconductor substrate. (F) recessing the pad oxide film from the upper end of the groove in a range of 5 nm to 40 nm; and (g) oxidizing the groove formed in the semiconductor substrate. (H) embedding a buried insulating film in the oxidized groove; (i) removing the buried insulating film formed on the antioxidant film; and (j) the semiconductor. Circuit board And (k) removing the pad oxide film formed on the circuit forming surface of the semiconductor substrate. Semiconductor device manufacturing method.
以上形成する工程と、 （ｂ）上記パット酸化膜の上に酸化防止膜を形成する工
程と、 （ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を
除去させ、半導体基板表面を露出させる工程と、 （ｄ）露出した半導体基板の表面を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去させる工
程と、 （ｅ）上記酸化防止膜をマスクとして、上記半導体基板
に所定の深さの溝を形成する工程と、 （ｆ）上記パット酸化膜を５ｎｍから４０ｎｍの範囲、
上記溝の上端部から後退させる工程と、 （ｇ）上記半導体基板に形成した溝部分をＨ2／Ｏ2のガ
ス比が１.８以下の酸化雰囲気中で酸化する工程と、 （ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、 （ｉ）上記酸化防止膜の上に形成された上記埋め込み絶
縁膜を除去する工程と、 （ｊ）上記半導体基板の回路形成面の上に形成された上
記酸化防止膜を除去する工程と、 （ｋ）上記半導体基板の回路形成面の上に形成された上
記パット酸化膜を除去する工程と、 を備えることを特徴とする半導体装置の製造方法。2. A method of manufacturing a semiconductor device, comprising: (a) forming a pad oxide film on a circuit formation surface of a semiconductor substrate to a thickness of 5 nm;
Forming the above; (b) forming an antioxidant film on the pad oxide film; and (c) removing the antioxidant film and the pad oxide film at desired positions to expose the surface of the semiconductor substrate. (D) removing the exposed surface of the semiconductor substrate by an isotropic etching method in a range from more than zero to 20 nm or less; and (e) using the antioxidant film as a mask and applying a predetermined amount to the semiconductor substrate. (F) forming the above-mentioned pad oxide film in a range of 5 nm to 40 nm;
(G) retreating from the upper end of the groove; (g) oxidizing the groove formed in the semiconductor substrate in an oxidizing atmosphere having a H 2 / O 2 gas ratio of 1.8 or less; Embedding a buried insulating film in the oxidized groove; (i) removing the buried insulating film formed on the oxidation preventing film; and (j) forming a buried insulating film on the circuit forming surface of the semiconductor substrate. Manufacturing a semiconductor device, comprising: a step of removing the formed antioxidant film; and (k) a step of removing the pad oxide film formed on a circuit formation surface of the semiconductor substrate. Method.
以上形成する工程と、 （ｂ）上記パット酸化膜の上に酸化防止膜を形成する工
程と、 （ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を
除去させ、半導体基板表面を露出させる工程と、 （ｄ）露出した半導体基板の表面を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去させる工
程と、 （ｅ）上記酸化防止膜をマスクとして、上記半導体基板
に所定の深さの溝を形成する工程と、 （ｆ）上記パット酸化膜を５ｎｍから４０ｎｍの範囲
で、上記溝の上端部から後退させる工程と、 （ｇ）上記半導体基板に形成した溝部分を、後退させた
パット酸化膜の空間が埋まる範囲内で酸化する工程と、 （ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、 （ｉ）上記酸化防止膜の上に形成された上記埋め込み絶
縁膜を除去する工程と、 （ｊ）上記半導体基板の回路形成面の上に形成された上
記酸化防止膜を除去する工程と、 （ｋ）上記半導体基板の回路形成面の上に形成された上
記パット酸化膜を除去する工程と、 を備えることを特徴とする半導体の製造方法。3. A method for manufacturing a semiconductor device, comprising: (a) forming a pad oxide film on a circuit formation surface of a semiconductor substrate to a thickness of 5 nm;
Forming the above; (b) forming an antioxidant film on the pad oxide film; and (c) removing the antioxidant film and the pad oxide film at desired positions to expose the surface of the semiconductor substrate. (D) removing the exposed surface of the semiconductor substrate by an isotropic etching method in a range from more than zero to 20 nm or less; and (e) using the antioxidant film as a mask and applying a predetermined amount to the semiconductor substrate. (F) recessing the pad oxide film from the upper end of the groove in a range of 5 nm to 40 nm; and (g) removing the groove portion formed in the semiconductor substrate by: (H) burying a buried insulating film in the oxidized groove, and (i) burying a buried insulating film in the oxidized groove, and (i) forming the buried insulating film on the antioxidant film. Embedded insulation (J) removing the antioxidant film formed on the circuit forming surface of the semiconductor substrate; and (k) removing the pad formed on the circuit forming surface of the semiconductor substrate. A method for manufacturing a semiconductor, comprising: a step of removing an oxide film.
以上形成する工程と、 （ｂ）上記パット酸化膜の上に酸化防止膜を形成する工
程と、 （ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を
除去させ、半導体基板表面を露出させる工程と、 （ｄ）露出した半導体基板の表面を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去させる工
程と、 （ｅ）上記酸化防止膜をマスクとして、上記半導体基板
に所定の深さの溝を形成する工程と、 （ｆ）上記パット酸化膜を５ｎｍから４０ｎｍの範囲
で、上記溝の上端部から後退させる工程と、 （ｇ）上記半導体基板に形成した溝部分を、酸化雰囲気
がＨ2／Ｏ2のガス比が１．８以下、酸化量は後退させた
パット酸化膜の空間が埋まる範囲内の条件で酸化する工
程と、 （ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、 （ｉ）上記酸化防止膜の上に形成された上記埋め込み絶
縁膜を除去する工程と、 （ｊ）上記半導体基板の回路形成面の上に形成された上
記酸化防止膜を除去する工程と、 （ｋ）上記半導体基板の回路形成面の上に形成された上
記パット酸化膜を除去する工程と、 を備えることを特徴とする半導体の製造方法。4. A method of manufacturing a semiconductor device, comprising: (a) forming a pad oxide film on a circuit formation surface of a semiconductor substrate to a thickness of 5 nm;
Forming the above; (b) forming an antioxidant film on the pad oxide film; and (c) removing the antioxidant film and the pad oxide film at desired positions to expose the surface of the semiconductor substrate. (D) removing the exposed surface of the semiconductor substrate by an isotropic etching method in a range from more than zero to 20 nm or less; and (e) using the antioxidant film as a mask and applying a predetermined amount to the semiconductor substrate. (F) recessing the pad oxide film from the upper end of the groove in a range of 5 nm to 40 nm; and (g) removing the groove portion formed in the semiconductor substrate by: A step of oxidizing under conditions that the oxidizing atmosphere is such that the gas ratio of H 2 / O 2 is 1.8 or less and the oxidizing amount is within a range in which the space of the recessed pad oxide film is filled; Step of burying buried insulating film (I) removing the buried insulating film formed on the antioxidant film; and (j) removing the antioxidant film formed on the circuit forming surface of the semiconductor substrate. (K) a step of removing the pad oxide film formed on the circuit formation surface of the semiconductor substrate.
以上形成する工程と、 （ｂ）上記パット酸化膜の上に酸化防止膜を形成する工
程と、 （ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を
除去させ、半導体基板表面を露出させる工程と、 （ｄ）露出した半導体基板の表面を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去させる工
程と、 （ｅ）上記酸化防止膜をマスクとして、上記半導体基板
に所定の深さの溝を形成する工程と、 （ｆ）上記パット酸化膜を５ｎｍから４０ｎｍの範囲
で、上記溝の上端部から後退させる工程と、 （ｇ）上記半導体基板の溝上端部の角部を除去し、丸み
を設ける工程と、 （ｈ）上記半導体基板に形成した溝部分を酸化する工程
と、 （ｉ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、 （ｊ）上記酸化防止膜の上に形成された上記埋め込み絶
縁膜を除去する工程と、 （ｋ）上記半導体基板の回路形成面の上に形成された上
記酸化防止膜を除去する工程と、 （ｌ）上記半導体基板の回路形成面の上に形成された上
記パット酸化膜を除去する工程と、 を備えることを特徴とする半導体装置の製造方法。5. A method of manufacturing a semiconductor device, comprising: (a) forming a pad oxide film on a circuit formation surface of a semiconductor substrate to a thickness of 5 nm;
Forming the above; (b) forming an antioxidant film on the pad oxide film; and (c) removing the antioxidant film and the pad oxide film at desired positions to expose the surface of the semiconductor substrate. (D) removing the exposed surface of the semiconductor substrate by an isotropic etching method in a range from more than zero to 20 nm or less; and (e) using the antioxidant film as a mask and applying a predetermined amount to the semiconductor substrate. (F) recessing the pad oxide film from the upper end of the groove in a range of 5 nm to 40 nm; and (g) corner of the upper end of the groove of the semiconductor substrate. (H) oxidizing a groove portion formed in the semiconductor substrate; (i) burying a buried insulating film in the oxidized groove; and (j) oxidizing the groove. Formed on the barrier film (K) removing the antioxidant film formed on the circuit formation surface of the semiconductor substrate; and (l) removing the oxidation prevention film formed on the circuit formation surface of the semiconductor substrate. Removing the formed pad oxide film. A method for manufacturing a semiconductor device, comprising:
５ｎｍ以上形成し、上記パット酸化膜の上に酸化防止膜
を形成し、所望の位置の上記酸化防止膜及びパット酸化
膜を除去して半導体基板表面を露出し、露出した半導体
基板を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去し、上記酸化防止膜をマスクとして、
上記半導体基板に所定の深さの溝を形成し、上記パット
酸化膜を５ｎｍから４０ｎｍの範囲で、上記溝の上端部
から後退させ、上記半導体基板に形成した溝部分を酸化
し、酸化させた溝内部に埋め込み絶縁膜を埋め込み、上
記酸化防止膜の上に形成された上記埋め込み絶縁膜を除
去し、上記半導体基板の回路形成面の上に形成された上
記酸化防止膜及び上記パット酸化膜を除去して製造され
ることを特徴とする半導体装置。6. A method of forming a pad oxide film on a circuit forming surface of a semiconductor substrate to a thickness of 5 nm or more, forming an antioxidant film on the pad oxide film, and removing the antioxidant film and the pad oxide film at desired positions. The surface of the semiconductor substrate is exposed, and the exposed semiconductor substrate is exposed to an isotropic etching method.
Removed in the following range, using the antioxidant film as a mask,
A groove having a predetermined depth was formed in the semiconductor substrate, the pad oxide film was receded from the upper end of the groove in a range of 5 nm to 40 nm, and the groove formed in the semiconductor substrate was oxidized and oxidized. A buried insulating film is buried in the groove, the buried insulating film formed on the antioxidant film is removed, and the antioxidant film and the pad oxide film formed on the circuit forming surface of the semiconductor substrate are removed. A semiconductor device characterized by being manufactured by being removed.
５ｎｍ以上形成し、上記パット酸化膜の上に酸化防止膜
を形成し、所望の位置の上記酸化防止膜及びパット酸化
膜を除去して半導体基板表面を露出し、露出した半導体
基板を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去し、上記酸化防止膜をマスクとして、
上記半導体基板に所定の深さの溝を形成し、上記パット
酸化膜を５ｎｍから４０ｎｍの範囲、上記溝の上端部か
ら後退させ、上記半導体基板に形成した溝部分をＨ2／
Ｏ2のガス比が１.８以下の酸化雰囲気中で酸化し、この
酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸
化防止膜の上に形成された上記埋め込み絶縁膜を除去
し、上記半導体基板の回路形成面の上に形成された上記
酸化防止膜及び上記パット酸化膜を除去して製造される
ことを特徴とする半導体装置。7. A pad oxide film having a thickness of 5 nm or more is formed on a circuit forming surface of a semiconductor substrate, an antioxidant film is formed on the pad oxide film, and the antioxidant film and the pad oxide film at desired positions are removed. The surface of the semiconductor substrate is exposed, and the exposed semiconductor substrate is exposed to an isotropic etching method.
Removed in the following range, using the antioxidant film as a mask,
A groove having a predetermined depth is formed in the semiconductor substrate, the pad oxide film is retreated from the upper end of the groove in a range of 5 nm to 40 nm, and the groove portion formed in the semiconductor substrate is H 2 /
Oxidation is performed in an oxidizing atmosphere having an O 2 gas ratio of 1.8 or less, a buried insulating film is buried in the oxidized groove, and the buried insulating film formed on the antioxidant film is removed. A semiconductor device manufactured by removing the antioxidant film and the pad oxide film formed on a circuit formation surface of a semiconductor substrate.
５ｎｍ以上形成し、上記パット酸化膜の上に酸化防止膜
を形成し、所望の位置の上記酸化防止膜及びパット酸化
膜を除去して半導体基板表面を露出し、露出した半導体
基板を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去し、上記酸化防止膜をマスクとして、
上記半導体基板に所定の深さの溝を形成し、上記パット
酸化膜を５ｎｍから４０ｎｍの範囲で、上記溝の上端部
から後退させ、上記半導体基板に形成した溝部分を、後
退させたパット酸化膜の空間が埋まる範囲内で酸化し、
酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸
化防止膜の上に形成された上記埋め込み絶縁膜を除去
し、上記半導体基板の回路形成面の上に形成された上記
酸化防止膜及び上記パット酸化膜を除去して製造される
ことを特徴とする半導体装置。8. A pad oxide film having a thickness of 5 nm or more is formed on a circuit formation surface of a semiconductor substrate, an antioxidant film is formed on the pad oxide film, and the antioxidant film and the pad oxide film at desired positions are removed. The surface of the semiconductor substrate is exposed, and the exposed semiconductor substrate is exposed to an isotropic etching method.
Removed in the following range, using the antioxidant film as a mask,
A groove having a predetermined depth is formed in the semiconductor substrate, the pad oxide film is retreated from an upper end of the groove in a range of 5 nm to 40 nm, and the groove formed in the semiconductor substrate is retreated. Oxidizes within the space that fills the space of the membrane,
A buried insulating film is buried in the oxidized groove, the buried insulating film formed on the antioxidant film is removed, and the antioxidant film and the pad formed on the circuit forming surface of the semiconductor substrate are removed. A semiconductor device manufactured by removing an oxide film.
５ｎｍ以上形成し、上記パット酸化膜の上に酸化防止膜
を形成し、所望の位置の上記酸化防止膜及びパット酸化
膜を除去して半導体基板表面を露出させ、露出した半導
体基板を等方性エッチング法にて、零より大きく２０ｎ
ｍ以下の範囲で除去し、上記酸化防止膜をマスクとし
て、上記半導体基板に所定の深さの溝を形成し、上記パ
ット酸化膜を５ｎｍから４０ｎｍの範囲で、上記溝の上
端部から後退させ、上記半導体基板に形成した溝部分
を、酸化雰囲気がＨ2／Ｏ2のガス比が１．８以下、酸化
量は後退させたパット酸化膜の空間が埋まる範囲内の条
件で酸化し、上記酸化させた溝内部に埋め込み絶縁膜を
埋め込み、上記酸化防止膜の上に形成された上記埋め込
み絶縁膜を除去し、上記半導体基板の回路形成面の上に
形成された上記酸化防止膜及び上記パット酸化膜を除去
して製造されることを特徴とする半導体装置。9. A pad oxide film having a thickness of 5 nm or more is formed on a circuit forming surface of a semiconductor substrate, an antioxidant film is formed on the pad oxide film, and the antioxidant film and the pad oxide film at desired positions are removed. To expose the surface of the semiconductor substrate, and to expose the exposed semiconductor substrate by more than 20 n
m, a groove having a predetermined depth is formed in the semiconductor substrate using the antioxidant film as a mask, and the pad oxide film is set back from the upper end of the groove in a range of 5 nm to 40 nm. Oxidizing the groove portion formed in the semiconductor substrate under the conditions that the oxidizing atmosphere has a gas ratio of H 2 / O 2 of 1.8 or less and the oxidizing amount is within a range in which the space of the recessed pad oxide film is filled. A buried insulating film is buried in the oxidized groove, the buried insulating film formed on the antioxidant film is removed, and the antioxidant film and the pad formed on the circuit forming surface of the semiconductor substrate are removed. A semiconductor device manufactured by removing an oxide film.
を５ｎｍ以上形成し、上記パット酸化膜の上に酸化防止
膜を形成し、所望の位置の上記酸化防止膜及びパット酸
化膜を除去して半導体基板表面を露出させ、露出した半
導体基板を等方性エッチング法にて、零より大きく２０
ｎｍ以下の範囲で除去し、上記酸化防止膜をマスクとし
て、上記半導体基板に所定の深さの溝を形成し、上記パ
ット酸化膜を５ｎｍから４０ｎｍの範囲で、上記溝の上
端部から後退させ、上記半導体基板の溝上端部の角部を
除去し、丸みを設け、上記半導体基板に形成した溝部分
を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋
め込み、上記酸化防止膜の上に形成された上記埋め込み
絶縁膜を除去し、上記半導体基板の回路形成面の上に形
成された上記酸化防止膜及び上記パット酸化膜を除去し
て製造されることを特徴とする半導体装置。10. A pad oxide film having a thickness of 5 nm or more is formed on a circuit forming surface of a semiconductor substrate, an antioxidant film is formed on the pad oxide film, and the antioxidant film and the pad oxide film at desired positions are removed. To expose the surface of the semiconductor substrate, and to expose the exposed semiconductor substrate to a value greater than
Using the antioxidant film as a mask, a groove having a predetermined depth is formed in the semiconductor substrate, and the pad oxide film is set back from the upper end of the groove in a range of 5 nm to 40 nm. Removing the corners of the upper end of the groove of the semiconductor substrate, providing roundness, oxidizing the groove formed in the semiconductor substrate, burying a buried insulating film in the oxidized groove; A semiconductor device manufactured by removing the buried insulating film formed on the semiconductor substrate and removing the antioxidant film and the pad oxide film formed on the circuit formation surface of the semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03588298A JP3523048B2 (en) | 1998-02-18 | 1998-02-18 | Semiconductor device manufacturing method and semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03588298A JP3523048B2 (en) | 1998-02-18 | 1998-02-18 | Semiconductor device manufacturing method and semiconductor device |
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| Publication Number | Publication Date |
|---|---|
| JPH11233617A true JPH11233617A (en) | 1999-08-27 |
| JP3523048B2 JP3523048B2 (en) | 2004-04-26 |
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| JP (1) | JP3523048B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363699B1 (en) * | 1999-12-31 | 2002-12-05 | 주식회사 하이닉스반도체 | Method for forming semiconductor device |
| US6806164B2 (en) | 2000-05-31 | 2004-10-19 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus and method for fabricating the same |
| US6887767B2 (en) | 2002-03-22 | 2005-05-03 | Sanyo Electric Co., Ltd. | Method for manufacturing semiconductor device |
| US7095093B2 (en) * | 2001-06-29 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing a semiconductor device |
| CN104425216A (en) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | Method for photo-etching semiconductor substrate having trench |
-
1998
- 1998-02-18 JP JP03588298A patent/JP3523048B2/en not_active Expired - Fee Related
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| KR100363699B1 (en) * | 1999-12-31 | 2002-12-05 | 주식회사 하이닉스반도체 | Method for forming semiconductor device |
| US6806164B2 (en) | 2000-05-31 | 2004-10-19 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus and method for fabricating the same |
| US7095093B2 (en) * | 2001-06-29 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing a semiconductor device |
| US6887767B2 (en) | 2002-03-22 | 2005-05-03 | Sanyo Electric Co., Ltd. | Method for manufacturing semiconductor device |
| CN104425216A (en) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | Method for photo-etching semiconductor substrate having trench |
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