JPS62239713A - 同調調整デ−タメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、選択可能な周波数に同調しうる同調回路用の
同調調整データメモリ装置であって、前記周波数に対応
するデジタル同調調整データが前記同調回路と関連する
プログラマブルメモリ（ＰＲＯＭ）に記憶され、これら
同調回路は周波数選択論理回路により選択しうるととも
に、前記の選択可能な周波数に対応する関連のデジタル
同１Ｊ１１ｔｌｔ整データを与えるのに適している同調
調−整データメモリに関するものである。

このような同ｇｆ４３１４整データメモリ装置は１９８
５年６月５日発行の文献°“アイ・イー・イー・イー・
インターナショナル・コンフエレンス・オン・コンシュ
マー・エレクトロニクス（ＩＥＥＥ　Ｉｎｔｅｒｎａｔ
ｉｏｎａｌＣｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｃｏｎｓｕｍ
ｅｒ　Ｅｌｅｃｔｒｏｎｉｃｓ　）　”　、第７８〜７
９頁の゛コンピュータ　コンドロールドテレビジョン　
チャネル　セレクション　アンドチューナ　アライメン
ト（Ｃｏｍｐｕｔｅｒ　ＣｏｎｔｒｏｌｌｅｄＴｅｌｅ
ｖｉｓｉｏｎ　Ｃｈａｎｎｅｌ　５ｅｌｅｃｔｉｏｎ　
ａｎｄ　Ｔｕｎｅｒ八１ｉｇへｍｅｎｔ　）　”に開示
されいてる。

この文献にはテレビジョン受信機のチューナがコンピュ
ータにより工場で調整されるということが記載されてい
る。プログラマブルメモリに記憶されたデジタル同調調
整データは、各選択可能な周波数に対し３つの同調回路
の一部を構成し局部発振器の同調と同様に粗に同調され
ている３つのバリキャップダイオードに対する電源電圧
補正値に対応する。

したがって各テレビジョンのチャネルに対し３つのデジ
タル同調調整データ（各データは１つのバリキャップダ
イオードに対する電源電圧補正値に対応している）の組
がメモリ内に記憶される。

したがって同調回路の個々の自己インダクタンスを調整
する通常の手動調整技術に比べてかなりの時間が節約さ
れるが、ある欠点がある。

その理由は少なくとも１つの選択可能な周波数に対して
プログラマブルメモリにおける書込みが誤っており、こ
の誤りが選択可能な周波数の１つのみのハリキャップダ
イオード補正電圧値の１つに対する場合は、チューナー
は使用に適したものとはならず、したがって工場での検
査によってはねられる。

本発明の目的は上述したこれらの欠点のないプログラマ
ブルメモリに誤りデータが入った場合でも使用しうる同
調調整データメモリ装置を提供せんとするにある。

本発明は選択可能な周波数に同調しうる同調回路用の同
調調整データメモリ装置であって、前記周波数に対応す
るデジタル同調調整データが前記同調回路と関連するプ
ログラマブルメモリ（ＰＲＯＭ）に記憶され、これら同
調回路は周波数選択論理回路により選択しうるとともに
、前記の選択可能な周波数に対応する関連のデジタル同
調調整データを与えるのに適している同調調整データメ
モリ装置において、前記のプログラマブルメモリは各選
択可能な周波数に対し１つの書込み行を有し、この四込
み行はこの行に書込まれた同調調整データが正しく書込
まれているか否かを表わす書込み情報要素に対する書込
み情報位置を有しており、これらの行に書込まれた同調
調整データが所定の周波数の順序に応じて順次に配列さ
れ、各誤り書込み行に対して誤り書込み行のデジタル同
調調整データが次の書込み行に再び書込まれるようにな
っており、前記の周波数選択論理回路は、選択された周
波数に対応する１番目のアドレスを受けるバッファレジ
スタと、２番目のアドレスに到達するまで第１クロック
信号によりクロック動作させられるアップ・ダウンカウ
ンタと、前記第１クロック信号によりクロック動作させ
られるシフトレジスタであって、このシフトレジスタの
出力がプログラマブルメモリの書込行を順次にアドレス
するように動作する当該シフトレジスタと、前記のアッ
プ・ダウンカウンタが前記２番目のアドレスに到達した
か否かを検出する第１論理ゲートであってこの第１論理
ゲートの出力により前記２番目のアドレスに到達した際
に前記の第１クロック信号を阻止する当該第１論理ゲー
トと、前記書込情報要素の論理検出回路であって、この
論理検出回路の出力は、前記書込情報要素が誤り書込行
に対応した場合に１段階だけアップ・ダウンカウンタを
減少させるように構成され、Ｋ番目の周波数に対応する
１番目のアドレスに対し、シフトレジスタが有効に書込
まれた最初の（Ｋ−１）個の行、場合によっては誤って
書き込まれた行を順次に走査した後、プログラマブルメ
モリのを効に書込まれたに番目の行をアドレスする位置
に維持されるようにする当該論理回路とを具えたことを
特徴とする。

前記のバッファレジスタが前記１番目のアドレスと同期
してローディング認可信号を受け、この信号ＬＢにより
第１クロック信号と同一周期を有するもこの第１クロッ
ク信号に対し時間的にシフトされている第２クロック信
号の１つのパルスを通過させて、Ｄ型双安定マルチバイ
ブレークのクロック信号入力端に供給し、このＤ型双安
定マルチバイブレークの入力端が１番目のアドレスの有
効なローディングを表わす信号を、前記バッファレジス
タから受け、前記り型双安定マルチバイブレークの出力
は高レベル状態の際に第１クロック信号の阻止を解除す
るとともに、第１論理ゲートの出力信号により零にリセ
ットされるようにしうる。

好適な実施例では、前記のシフトレジスタが前記ローデ
ィング認可信号により零にリセットされ、そのシフＩ・
レジスタの入力端に、バッファレジスタの中の１番目の
アドレスの有効なローディングを表わす前記信号を受け
るようにする。

あるいはまたこの装置は論理検出回路の出力信号と、第
１クロック信号と同一周期を有するもこの第１クロック
信号に対して時間的にシフトしている第３クロック信号
からの信号とを受ける第２論理ゲートを有し、アップ・
ダウンカウンタを１段階減少させる際にこのアップ・ダ
ウンカウンタを同期させるようにすることができる。

本発明を図面につき詳細に説明する。

第１図は本発明に適用しうるプログラマブル同調調整デ
ータメモリの配置を示し、このメモリへの書込みは行順
次に構成され、各行に対してその書込状態を示す書込情
報要素を記憶するのにＮｏ、　０の列が使用される。換
言すればメモリのｋｏの列は対応する列に記憶された情
報の有効性に対し用いられる。工場での調整処理中に未
書込メモリの予備検査が行われる。その後、メモリ行に
書込むために、所定の周波数で所定の列の信号が調整す
べきチューナに供給され、前記の文献に記載されている
ように調整すべき同調回路のバリキャップダイオードの
特性を表わす補正電圧値に相当する３つの同調調整デー
タを決定し記憶することが行なわれる。この場合これら
の３つの電圧値に相当するデジタル同調調整データは、
例えば１６ビツト行を有するメモリ内の各補正電圧値に
対し５ビツトワードを用いることによりメモリの列１〜
ｒに記憶される。その後対応する行に書込まれた情報は
検査され、それが満足された場合、その行はメモリのＮ
ｏ、　Ｏの列に対応するヒユーズＦＬ、、、を熔融させ
ることによって有効化させられる。検査された情報が誤
りの場合は再書込動作が次の行で実行され、この情報は
、書込が行なわれた前記の次の行を有効にするために再
び検査される。この動作は誤り行が検出されるたびに繰
返しうる。行が有効化された場合、書込動作と、周波数
列の次の周波数に対応する同調調整データの有効化とを
行なう。例えばチャネルの個数が８０の場合は、各々１
６ビツトの１００行を有するメモリを使用することがで
き、そのメモリによれば実際に誤って書込まれた行はあ
まりひんばんではないという事実のために安全余裕度を
掻めて大きくしている。

特に、ｎ行、ｒ列を有するプログラマブルメモリは各列
０．１．−−−、ｒに対し、１２Ｖ程度、したがって１
対のトランジスタＴ１およびＴ２より成るダーリントン
回路がトランジスタＴ０のベースに供給される書込認可
信号ＥＷに応答して導通させられた際選択された行のヒ
ユーズＦＬを溶融するのに十分高い値の電圧■、が供給
される書込回路！　（Ｔｏ　、Ｔ＋　、Ｒ＋　、Ｄｒ　
、Ｄｉ　）を有している。メモリの各列には５■程度、
すなわちメモリの選択行を読み取りうるようにする値の
電圧■２が供給される。各列０，１．−−−、（１，−
−−、ｒは、電源電圧■２が供給される一端から見て順
次にダイードＤＣＯ，ＤＣＩ、−一−，ＤＣｑ、−−−
、ＤＣｒと、抵抗ＲＣＯ，ＲＣＩ、−−−，ＲＣｑ、−
−−、ＲＣｒと、ダイオードＤＬおよび当該列をそれぞ
れの行に分路するヒユーズＦＬのｎ個の直列回路とを有
している。ｑ番目の列とｐ番目の行との間の対応するダ
イオードに符号ＤＬ、を付してあり、対応するヒユーズ
に符号ＦＬ、ｑを付しである。各列の他端はトランジス
タＴ’　Ｃｏ、−−−、Ｔ’　Ｃｑ、−−−。

Ｔ′　Ｃｒを有す電流源により給電される。これらのト
ランジスタのベースは基準電圧点■□、に接続されてい
る。これらの電流源は、これら電流源の電流がこれらの
コレクタ回路を流れる場合のみにこれらコレクタにおけ
る電圧レベルが高レベルに維持されるような小さな電流
を生じる。各行は抵抗ＲＬｐを経て行選択信号ＱＬｐが
供給されるダーリントン回路ＴＬ、、Ｒ’　　Ｌ、によ
り選択しうる。各列の読み取りはエミッタホロワとして
配列されたトランジスタＴＣＱによりｑ番目の列に対し
て行なわれる。このトランジスタのベースは抵抗Ｒ′　
ＣＱを経て対応する列に接続され、そのエミッタは抵抗
Ｒ′９を経て接地される。行Ｐが選択されるとダーリン
トン回路ＴＬｐが導通し、ｑ番目の列により駆動される
トランジスタＴＣｑは非導通になり、したがってその出
力はヒユーズＦＬｐｑがまだ存在する場合は低しベルに
なる。ヒユーズＦＬ□が？容融すると、トランジスタＴ
Ｃ。

は導通し、したがってその出力は高レベルになる。

前述した構成要素は全てプログラマブルメモリの通常の
動作モードに適したものである。

本発明の特徴はＯ番目の列がｎ個の行に記憶される情報
の有効化のために予約されていることである。したがっ
て前述したように、正しく書込まれた行のすべては、０
番目の列に対応する溶融したヒユーズを有している。こ
のような行が選択されると、トランジスタＴＣＯは導通
し、そのトランジスタのエミッタに高い電圧レベルにあ
る信号ＢＬＤが生じ、この信号が書込情報信号として作
用する。

このこととは相違して誤り行（或いは未書込行）が選択
されると、信号ＢＬＤは低レベルになり周波数選択論理
回路に指示を与える。以下第２図および第３図を参照し
てこの回路を説明する。

この周波数選択論理回路はマイクロプロセッサの母線に
より供給される入力データと、これらのデータをバッフ
ァレジスタＲＥＧにローディングすることを認可する信
号ＬＢとを受ける。その入力データおよび認可信号ＬＢ
はいかなる瞬時にも生ぜしめることができる。その理由
はこれらデータおよび信号は同ＵＲ調整データメモリ装
置が収容されているチューナの使用者によって与えられ
る周波数ローディング指令に相当するためである。

周波数選択論理回路は、同一周波数の３つのクロック信
号、すなわち方形波信号の形態をとる第１信号ＭＷと、
その信号ＭＷが低レベルになる期間に発生するパルスの
形態の他の２つの信号ＬＴおよびＬＦとを発生する。

この論理回路はアップ・ダウンカンウタｔＪ　Ｐ　Ｄ　
Ｎを有し、そのカウンタは信号ＬＣの立下り縁に作用し
て、入力データの存在を表すデータＤＰを除外して、バ
ッファレジスタＲＥＧに記憶された入力データを受ける
ローディング入力端ＬＤを有している。

そのアップ・ダウンカンウタＵＰＤＮはアップカウント
入力端ＣＬＵと、ダウンカウンタ入力端ＣＬＤとを有し
、これら入力端の各々はこれに供給される信号の立下り
縁で作用する。Ｄ型双安定マルチバイブレークＬ０はそ
のＤ入力端にデータＤＰを受けそのクロック入力端τは
これに供給される信号ＬＣの立下り縁で作用し、この信
号ＬＣは反転アンドゲート１０の出力端に生じる。この
反転アントゲ−１・１０の入力端には内部クロック信号
ＬＴと、インバータ６０の出力端に生じる信号ＬＢと、
双安定マルチバイブレークＬ。の反転出力信号Ｑとが供
給される。双安定マルチバイブレータＬ０のゼロリセッ
ト入力端Ｒは多重復号ゲート２０、例えばＡＮＤゲート
の出力端に生じる信号ＲＬを受け、このゲート２０の入
力端は、アップ・ダウンカウンタＵＰＤＮが所定値に到
達した時に双安定マルチバイブレータＬ０をゼロにリセ
ットするようにアップ・ダウンカウンタＵＰＤＮの出力
ＱＯＩ−−−ＩＱ＆を受ける。双安定マルチバイブレー
クし０の非反転出力ＯＵＱはアンドゲート４０の２つの
入力端のうちの一方に供給され、アンドゲート４０の他
方の入力端はクロック信号ＭＷを受ける。

アンドゲート４０の出力端はバ・ンファレジスタＲＥＧ
の零リセツト入力端ＲおよびトランジスタＴ１゜のベー
スに作用する。このトランジスタのエミッタは接地され
、コレクタはｎ個の縦続り型双安定マルチバイブレーク
Ｌ　ｌ　＋−−−＋　　Ｌｈを有するシフトレジスタを
クロック動作させるのに用いられる信号ＣＲを発生し、
すなわちＰ番目の双安定マルチバイブレークの出力Ｑ　
Ｌ　ｐは、Ｐを１と（ｎ−１）との間のすべての値にし
た場合、（Ｐ＋１）番目の双安定マルチバイブレークの
Ｄ入力端に作用し、信号ＣＲは各双安定マルチバイブレ
ークＬ　＋　＋−−−＋　　Ｌｌｌのクロック入力端Ｃ
にその立下り縁で作用する。１番目の双安定マルチバイ
ブレークＬ、のＤ入力端は、バッファレジスタＲＥＧに
情報が存在することを表す信号を受ける。双安定マルチ
バイブレークＬ　ｌ　＋−−−＋　　Ｌｎは信号ＬＢか
ら得られる信号１？Ｒにより零にリセットされる。

この目的のために、信号ＬＢをインバータ６０の入力端
に供給し、その出力はトランジスタＴ２゜のベースに作
用する。このトランジスタＴ２０のエミッタは接地され
、コレクタは双安定マルチバイブレータＬ　ｌ　＋−−
−＋　　Ｌｎのゼロリセット入力端Ｒに接続されている
。双安定マルチバイブレークＬ　ｌ＋−−−、Ｌ、のＱ
出力端に得られる信号は各々第１図のプログラマブルメ
モリの行選択入力端に供給される信号ＱＬ、、−−−，
ＱＬｎである。

次に周波数選択動作を説明する。母線ＢＵＳはバッファ
レジスタＦ？ＥＣに８ビットアドレス情報とローディン
グ認可信号ＬＢとを伝達する。これによりアドレス情報
のビットの各々の反転論理値がレジスタＲＥＧの反転出
力端Ｄ０．［）、、−一〜ｌＤ＋。

に生しる。

ゲート１０の入力端に高信号ＬＢ、したがってＬＢ＝Ｏ
が存在すると、信号ＬＴがそのゲートを通過するのを禁
止する。次に信号ＬＢが零に復帰し、且つ双安定マルチ
バイブレークＬ０の出力端Ｑが零（Ｑ＝　１　）を有す
るために前に述べたように、信号ＭＷが低レベルにある
際に生じる信号ＬＴの最初のパルスが信号ＬＣを低レベ
ルに調整する。

次にアップ・ダウンカウンタＵＰＤＮの入力端ＰＬ、。

Ｐ　Ｌ　、、−−−、Ｐ　Ｌ、は母線ＢＵＳから得られ
るアドレス情報ビットの論理値補数によりローディング
される。信号ＤＰは信号ＬＣが低レベルの瞬時に、すな
わちカウンタＵＰＤＮがローディングされるのと同時に
双安定マルチバイブレークＬ０の出力Ｑを高レベルに調
整する。双安定マルチバイブレークＬ０の出力Ｑは次に
信号ＭＷがゲート４０を通過するようにし、これにより
バッファレジスタＲＥＧをゼロにリセットし、これによ
り特に信号ＣＲがシフトレジスタの双安定マルチバイブ
レータＬ１１−−−ＩＬＰの入力端Ｃをクロック動作さ
せるのと同時に信号ＤＰを零にし、したがって双安定マ
ルチバイブレークＬ、の出力Ｑを１に調整し、それによ
りプログラマブルメモリの１番目の行をアドレスする。

また信号ＣＲはカウンタＵＰＤＮの入力端ＣＬＩＪにも
供給され、このカウンタを１だけ増加させる。さらに、
双安定マルチバイブレークＬ０の出力可＝０はゲート１
０を遮断し、いかなるクロックパルスＬＴの通過をも阻
止する。

メモリの１番目の行が良の場合、信号ＬＤは高レベルに
なり、ゲート５０の出力は高レベルのままに維持される
。次に信号ＭＷが低レベルになるたびに、したがって信
号ＬＲが低レベルになるたびに、シフトレジスタがクロ
ック動作され双安定マルチバイブレータＬ、の出力端に
存在する高レベルは双安定マルチバイブレータＬＸ、　
Ｌ：ｌ、−−−ニ順次に循環する。Ｐ番目の行が誤りで
ある場合は、信号ＬＦによって許可された低レベルＢＬ
Ｄはゲート５０の出力信号を零にし、カウンタＵＰＤＮ
を１（入力ＣＬＤ）だけ減少させる。この場合、メモリ
行Ｐにアドレスするためにこのシフトレジスタを切替え
ることにより信号ＭＷが低レベルに切替わる際にアップ
・ダウンカウンタＵＰＤＮを１だけ増加させ、信号ＬＦ
が生じる瞬時に、したがって信号ＭＷが依然として低レ
ベルにある際にアップ・ダウンカウンタＵＰＤＮを１だ
け減少させる。その結果として、信号ＬＦが信号ＢＬＤ
が高レベルの際に生じる場合には、Ｐ番目の行があたか
もまだ書込みされていないかのようにすべてが進行し、
Ｐ番目の有効情報が書込まれた（ｐ＋１）番目の行がア
ップ・ダウンカウンタＵＰＤＮによりＰ番目の行として
考慮される。信号ＢＬＤは信号Ｍ　Ｗの１つのクロック
期間中、（Ｐ＋１）番目の行が選択されるまで存在し続
ける。

これらの動作はアップ・ダウンカウンタＵＰＤＮが所定
計数値、すなわちゲート２０が多重アンドゲートである
場合１１１１１１１に到達するまで続けられる。

この場合、ゲート２０の出力端の信号ＲＬは双安定マル
チバイブレークＬ０を（入力端Ｒで）零にリセットし、
その双安定マルチバイブレークＬ０の出力端Ｑはゲート
４０を非導通にし、これにより新たな高レベル信号ＬＢ
が現れ、シフトレジスタを零にリセットするまで最後に
選択された行を選択状態に維持する。チューナの選択さ
れた周波数の特性パラメータは前記文献に記載されたよ
うにメモリより得ることができ、受信機によって考慮さ
れうる。

【図面の簡単な説明】

第１図は、本発明による同３ｇＩ調整データ装置のため
のプログラマブルメモリと、誤りメモリ行を検出する回
路とを示す回路図、 第２図は、本発明による同調調整データメモリ装置の周
波数選択論理回路を示す回路図、第３図は、第２図の回
路の動作モードを表す１３号列を示す波形図である。

Claims (1)

1. 【特許請求の範囲】 １、選択可能な周波数に同調しうる同調回路用の同調調
   整データメモリ装置であって、前記周波数に対応するデ
   ジタル同調調整データが前記同調回路と関連するプログ
   ラマブルメモリ（ＰＲＯＭ）に記憶され、これら同調回
   路は周波数選択論理回路により選択しうるとともに、前
   記の選択可能な周波数に対応する関連のデジタル同調調
   整データを与えるのに適している同調調整データメモリ
   装置において、前記のプログラマブルメモリは各選択可
   能な周波数に対し１つの書込み行を有し、この書込み行
   はこの行に書込まれた同調調整データが正しく書込まれ
   ているか否かを表わす書込み情報要素に対する書込み情
   報位置を有しており、これらの行に書込まれた同調調整
   データが所定の周波数の順序に応じて順次に配列され、
   各誤り書込み行に対して誤り書込み行のデジタル同調調
   整データが次の書込み行に再び書込まれるようになって
   おり、前記の周波数選択論理回路は、 選択された周波数に対応する１番目のアド レスを受けるバッファレジスタと、 ２番目のアドレスに到達するまで第１クロ ック信号によりクロック動作させられるアップ・ダウン
   カウンタと、 前記第１クロック信号によりクロック動作 させられるシフトレジスタであって、このシフトレジス
   タの出力がプログラマブルメモリの書込行を順次にアド
   レスするように動作する当該シフトレジスタと、 前記のアップ・ダウンカウンタが前記２番 目のアドレスに到達したか否かを検出する第１論理ゲー
   トであってこの第１論理ゲートの出力により前記２番目
   のアドレスに到達した際に前記の第１クロック信号を阻
   止する当該第１論理ゲートと、 前記書込情報要素の論理検出回路であって、この論理検
   出回路の出力は、前記書込情報要素が誤り書込行に対応
   した場合に１段階だけアップ・ダウンカウンタを減少さ
   せるように構成され、Ｋ番目の周波数に対応する１番目
   のアドレスに対し、シフトレジスタが有効に書込まれた
   最初の（Ｋ−１）個の行、場合によっては誤って書き込
   まれた行を順次に走査した後、プログラマブルメモリの
   有効に書込まれたＫ番目の行をアドレスする位置に維持
   されるようにする当該論理回路とを具えたことを特徴と
   する同調調整データメモリ装置。 ２、特許請求の範囲第１項に記載の同調調整データメモ
   リ装置において、前記のバッファレジスタが前記１番目
   のアドレスと同期してローディング認可信号（ＬＢ）を
   受け、この信号ＬＢにより第１クロック信号と同一周期
   を有するもこの第１クロック信号に対し時間的にシフト
   されている第２クロック信号（ＬＴ）の１つのパルスを
   通過させて、Ｄ型双安定マルチバイブレータのクロック
   信号入力端に供給し、このＤ型双安定マルチバイブレー
   タの入力端が１番目のアドレスの有効なローディングを
   表わす信号（ＤＰ）を、前記バッファレジスタから受け
   、前記Ｄ型双安定マルチバイブレータの出力は高レベル
   状態の際に第１クロック信号の阻止を解除するとともに
   、第１論理ゲートの出力信号により零にリセットされる
   ようになっていることを特徴とする同調調整データメモ
   リ装置。 ３、特許請求の範囲第２項に記載の同調調整データメモ
   リ装置において、前記のシフトレジスタが前記ローディ
   ング認可信号（ＬＢ）により零にリセットされ、そのシ
   フトレジスタの入力端に、バッファレジスタの中の１番
   目のアドレスの有効なローディングを表わす前記信号（
   ＤＰ）を受けるようになっていることを特徴とする同調
   整データメモリ装置。 ４、特許請求の範囲第３項に記載の同調調整データメモ
   リ装置において、この装置は論理検出回路の出力信号と
   、第１クロック信号と同一周期を有するもこの第１クロ
   ック信号に対して時間的にシフトしている第３クロック
   信号（ＬＦ）からの信号とを受ける第２論理ゲートを有
   し、アップ・ダウンカウンタを１段階減少させる際にこ
   のアップ・ダウンカウンタを同期させるようになってい
   ることを特徴とする同調調整データメモリ装置。