JPS62235668A - Multiple control device for data transfer - Google Patents
Multiple control device for data transferInfo
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- 238000010586 diagram Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 5
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- 238000005516 engineering process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央処理装置に接続された主記憶装置と周辺の
入出力装置との間のデータ転送に利用する。特に、チャ
ネル制御のための装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention is used for data transfer between a main memory connected to a central processing unit and peripheral input/output devices. In particular, it relates to a device for channel control.
さらに詳しくは、チャネルを介して主記憶装置と入出力
装置との間でデータ転送を高速に多重制御し、さらに、
複数の入出力装置を制御する入出力制御装置に対する入
出力要求を便宜的に処理するデータ転送多重制御装置に
関する。More specifically, data transfer is controlled multiplexed at high speed between the main storage device and the input/output device via the channel, and
The present invention relates to a data transfer multiplex control device that conveniently processes input/output requests to an input/output control device that controls a plurality of input/output devices.
本発明は、中央処理装置に接続された主記憶装置と周辺
の入出力装置との間のデータ転送を多重制御するデータ
転送多重制御装置において、個々の入出力装置とのデー
タ転送に使用する論理チャネルの制御情報を記憶して、
この制御情報を用いて中央処理装置から入出力制御装置
への入出力要求を処理することにより、
中央処理装置と入出力制御装置との間の処理のオーバヘ
ッドを短縮し、中央処理装置の負担を軽減し、さらに制
御情報を記憶するメモリを有効に利用するものである。The present invention relates to a data transfer multiplex control device that multiplexly controls data transfer between a main storage device connected to a central processing unit and peripheral input/output devices. Stores channel control information and
By using this control information to process input/output requests from the central processing unit to the input/output control unit, the processing overhead between the central processing unit and the input/output control unit can be reduced, and the burden on the central processing unit can be reduced. In addition, the memory for storing control information is effectively utilized.
第５図は一般的なデータ処理装置のブロック構成図を示
す。FIG. 5 shows a block diagram of a general data processing device.
中央処理装置１はチャネル制御装置２を介して複数のチ
ャネル３．４に接続される。チャネル３．４は、入出力
制御装置３−０．４−０に接続され、それぞれ複数の論
理チャネル３−１および３−２．４−１および４−２を
定義する。入出力制御装置３−０．４−０には、それぞ
れ最大でチャネル３．４で定義された論理チャネル数の
入出力装置５および６．７および８が接続される。中央
処理袋Ｍｌと入出力装置５．６．７．８との間で、チャ
ネル制御装置２を介してデータ転送が行われる。The central processing unit 1 is connected via a channel control unit 2 to a plurality of channels 3.4. Channel 3.4 is connected to input/output controller 3-0.4-0 and defines a plurality of logical channels 3-1 and 3-2.4-1 and 4-2, respectively. The input/output devices 5, 6.7, and 8, each having a maximum number of logical channels defined by the channel 3.4, are connected to the input/output control device 3-0.4-0. Data transfer is performed via the channel control device 2 between the central processing bag Ml and the input/output device 5.6.7.8.
第６図は中央処理装置１およびチャネル制御装置２が記
憶している制御情報を示す。チャネル制御装置２は、中
央処理装置ｌがらの入出力要求を受信すると、入出力動
作および入出力データのアドレス等を指示するチャネル
プログラム（ＣＯＷ）を中央処理装置１から読み出し、
これを解読して、入出力制御に必要な情報をチャネル制
御装置２内の２次メモリ上で作成する。そして、その情
報を中央処理装置２内の論理チャネルテーブルに格納す
る。この論理チャネルテーブルは論理チャネル毎に設け
られている。また、チャネル制御装置２には入出力チャ
ネル毎に２次メモリ３．４が設けられており、ひとつの
論理チャネル上でデータ転送を実行する際には、中央処
理装置１内の論理チャネルテーブルの内容を、その論理
チャネルを有する入出力チャネルに対応する２次メモリ
にロードしてから、入出力動作を開始する。そして、上
記論理チャネル上での入出力動作が終了する度に、２次
メモリの内容を転送終了した状態に更新し、これを再び
中央処理装置１内の論理チャネルテーブルにアンロード
する。FIG. 6 shows control information stored in the central processing unit 1 and channel control unit 2. When the channel control device 2 receives an input/output request from the central processing unit 1, it reads a channel program (COW) that instructs input/output operations, input/output data addresses, etc. from the central processing unit 1,
This is decoded and information necessary for input/output control is created on the secondary memory within the channel control device 2. Then, the information is stored in the logical channel table within the central processing unit 2. This logical channel table is provided for each logical channel. In addition, the channel control device 2 is provided with a secondary memory 3.4 for each input/output channel, and when executing data transfer on one logical channel, the logical channel table in the central processing unit 1 is The contents are loaded into the secondary memory corresponding to the I/O channel with that logical channel before starting the I/O operation. Then, each time the input/output operation on the logical channel is completed, the contents of the secondary memory are updated to the state in which the transfer has been completed, and this is unloaded to the logical channel table in the central processing unit 1 again.
このように、従来のデータ処理装置では、チャネル制御
装置２が中央処理装置１からの入出力要求を受信すると
、入出力制御に必要な制御情報をチャネル制御装置２内
の２次メモリ上で作成し、これをいったん論理チャネル
テーブルに格納し、入出力動作を開始するときにその制
御情報をチャネル制御装置２内の２次メモリにロードす
る。そして、入出力動作が終了すると、そのときの状態
に更新した２次メモリの内容を再び論理チャネルテーブ
ルにアンロードしていた。In this way, in the conventional data processing device, when the channel control device 2 receives an input/output request from the central processing unit 1, control information necessary for input/output control is created on the secondary memory in the channel control device 2. This control information is temporarily stored in the logical channel table, and the control information is loaded into the secondary memory within the channel control device 2 when starting an input/output operation. When the input/output operation is completed, the contents of the secondary memory updated to the current state are unloaded to the logical channel table again.
このような従来例データ処理装置では、チャネル制御装
置内に、２次メモリが入出力チャネル毎に設けられてい
るので、入出力チ＋ネル上に定義された複数の論理チャ
ネルで、一つの２次メモリを共用しながら入出力動作を
行わなければならない。そのため、ある論理チャネル上
でデータ転送を開始したり終了したりする度に、入出力
制御に必要な制御情報を中央処理装置内の論理チャネル
テーブルと２次メモリとの間でロードおよびアンロード
しなければならない。そして、この制御情報のロードお
よびアンロードのときに生じるオーバヘッドタイムは、
チャネル制御装置の性能を低下させる大きな要因となっ
ている。さらに、チャネル制御装置に接続された複数の
入出力チャネルの中で使用時間が短いチャネルがあると
、２次メモリ内でそのチャネルに割り当てた領域の使用
時間がシステム全体から見ると短くなり、非効率的であ
る。また、チャネル制御装置内の２次メモリを複数の論
理チャネルで共用しているため、中央処理装置からの入
出力要求を受信したとき、２次メモリ上で作成する入出
力制御情報をいったん中央処理装置内の論理チャネルテ
ーブルにアンロードしなければならない欠点がある。In such a conventional data processing device, secondary memory is provided for each input/output channel in the channel control device, so multiple logical channels defined on the input/output channel can be used to Next, input/output operations must be performed while sharing memory. Therefore, each time data transfer starts or ends on a logical channel, the control information necessary for input/output control is loaded and unloaded between the logical channel table in the central processing unit and the secondary memory. There must be. The overhead time that occurs when loading and unloading this control information is
This is a major factor that reduces the performance of channel control devices. Furthermore, if one of the multiple input/output channels connected to a channel control device has a short usage time, the usage time of the area allocated to that channel in the secondary memory will be shortened from the perspective of the entire system, making it non-trivial. Efficient. In addition, since the secondary memory in the channel control unit is shared by multiple logical channels, when an input/output request is received from the central processing unit, the input/output control information created on the secondary memory is temporarily processed by the central processing unit. The disadvantage is that the logical channel table within the device must be unloaded.
本発明は、以上の問題点を解決し、主記憶装置と入出力
装置とのデータ転送を効率的に行うことのできるデータ
転送多重制御装置を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems and provide a data transfer multiplex control device that can efficiently transfer data between a main storage device and an input/output device.
本発明のデータ転送多重制御装置は、入出力チャネルを
介して入出力制御装置に接続され、複数の論理チャネル
を上記入出力チャネルに多重化して上記入出力制御装置
に接続された個々の入出力装置との間のデータ転送を行
う手段を備えたデータ転送多重制御装置において、上記
論理チャネル単位に定義される制御情報を格納する複数
の記憶手段と、これらの記憶手段への論理チャネルの割
付けおよび取りはずしを制御する管理手段と、上記複数
の記憶手段のそれぞれについて論理チャネルが割付けら
れたことを表示する表示手段と、上記複数の記憶手段の
すべてに論理チャネルが割付けられたときには入出力要
求に対する処理を保留する手段とを備えたことを特徴と
する。The data transfer multiplex control device of the present invention is connected to the input/output control device via the input/output channel, multiplexes a plurality of logical channels to the input/output channel, and separates each input/output connected to the input/output control device. A data transfer multiplex control device equipped with means for transferring data to and from devices, a plurality of storage means for storing control information defined for each logical channel, allocation of logical channels to these storage means, and a management means for controlling removal; a display means for displaying that a logical channel has been allocated to each of the plurality of storage means; and processing for an input/output request when a logical channel has been allocated to all of the plurality of storage means. The invention is characterized by comprising means for retaining.
本発明のデータ転送多重制御装置は、中央処理装置と個
々の入出力装置との間のデータ転送に用いる論理チャネ
ルの制御情報を記憶し、中央処理装置の処理負担を軽減
する。中央処理装置では個々の論理チャネルの制御情報
を記憶する必要がなく、中央処理装置と入力出力制御装
置との間の処理のオーバヘッドを短縮することができる
。本発明のデータ転送多重制御装置はさらに、制御情報
を記憶する記憶手段を有効に利用する手段を含む。The data transfer multiplex control device of the present invention stores control information for logical channels used for data transfer between a central processing unit and individual input/output devices, thereby reducing the processing load on the central processing unit. The central processing unit does not need to store control information for each logical channel, and processing overhead between the central processing unit and the input/output control device can be reduced. The data transfer multiplex control device of the present invention further includes means for effectively utilizing storage means for storing control information.
第１図は本発明実施例データ転送多重制御装置のブロッ
ク構成図である。FIG. 1 is a block diagram of a data transfer multiplex control device according to an embodiment of the present invention.
ＣＰＵ通信用レジスタ１１０の入力と、論理積回路１２
０の第一の入力とは、中央処理装置に接続される。レジ
スタ１１０の出力は、２ウエイセレクタ１１１ と４ウ
エイセレクタ１０８．１０９とに接続される。２ウエイ
セレクタ１１１の他の入力は入出力チャネルに接続され
る。Input of CPU communication register 110 and AND circuit 12
The first input of 0 is connected to the central processing unit. The output of register 110 is connected to two-way selector 111 and four-way selectors 108 and 109. Other inputs of the two-way selector 111 are connected to input/output channels.
２ウエイセレクタ１１１の出力は、チャネル番号レジス
タ１０２およびアドレス生成回路１１２を介して、割付
はブロック番号管理メモリ１１３に接続される。The output of the two-way selector 111 is connected to a block number management memory 113 via a channel number register 102 and an address generation circuit 112.
４ウエイセレクタ１０８の出力は、汎用レジスタ１０６
を介して、割付はブロック番号管理メモリ１１３と、ワ
ードブロック番号レジスタ１０３と、演算回路１０５と
に接続される。４ウエイセレクタ１０９の出力は、汎用
レジスタ１０７を介して演算回路１０５に接続される。The output of the 4-way selector 108 is sent to the general-purpose register 106.
The allocation is connected to block number management memory 113, word block number register 103, and arithmetic circuit 105 via. The output of the four-way selector 109 is connected to the arithmetic circuit 105 via the general-purpose register 107.
ワードブロック番号レジスタ１０３は、アドレス生成回
路１０４を介して補助記憶装置１０１に接続される。演
算回路１０５の出力は、補助記憶装置１０１と、４ウエ
イセレクタ１０８．１０９とに接続される。Word block number register 103 is connected to auxiliary storage device 101 via address generation circuit 104 . The output of the arithmetic circuit 105 is connected to the auxiliary storage device 101 and 4-way selectors 108 and 109.
補助記憶装置１０１には、ビジー表示回路１１４．１１
５が接続される。ビジー表示回路１１４．１１５は、論
理和回路１２１およびフルフラグ回路１１６を介して、
論理積回路１２０の第二の入力に接続される。The auxiliary storage device 101 includes a busy display circuit 114.11.
5 is connected. The busy display circuits 114 and 115, via the OR circuit 121 and the full flag circuit 116,
It is connected to a second input of the AND circuit 120.
補助記憶装置１０１の出力は４ウエイセレクタ１０８．
１０９に接続される。The output of the auxiliary storage device 101 is sent to the 4-way selector 108.
109.
割付はブロック番号管理メモリ１１３の出力は４ウエイ
セレクタ１０８．１０９に接続される。The output of the block number management memory 113 is connected to four-way selectors 108 and 109.
第２図ないし第４図は、この装置で用いられる情報のフ
ォーマットを示す。第２図は、中央処理装置および入出
力チャネルからの要求に付随して送出される、入出力チ
ャネル番号と論理チャネル番号とのフォーマットを示す
。第３図は割付はプロ・ツク番号のフォーマットを示す
。第４図はワードブロックのフォーマットを示す。Figures 2-4 show the format of information used in this device. FIG. 2 shows the format of I/O channel numbers and logical channel numbers that are sent along with requests from the central processing unit and I/O channels. FIG. 3 shows the format of the allocation program number. FIG. 4 shows the format of a word block.
補助記憶装置１０１は論理チャネル毎に分割され、論理
ヂャネル単位に定義された制御情報を含むワードブロッ
クを複数ブロック記憶する。この補助記憶装置１０１に
は、ワードブロック毎にビジー表示回路１１４．１１５
が設けられている。チャネル番号レジスタ１０２は、中
央処理装置からの入出力要求および入出力チャネルから
のデータ転送要求または転送終了報告に付随して、第２
図に示すフォーマットで各装置から送出される入出力チ
ャネル番号と論理チャネル番号とを保持する。ワードブ
ロック番号レジスタ１０３は、割付はブロック番号管理
メモリ１１３および補助記憶装置１０１内のワードブロ
ックから読み出したワードブロック番号を保持する。ア
ドレス生成回路１０４は、ワードブロック番号レジスタ
１０３に保持されたワードブロック番号に対応して、補
助記憶装置１０１内のワードブロックをアクセスするた
めのアドレスを生成する。演算回路１０５は、汎用レジ
スタ１０６．１０７からのデータを用いて演算を行う。The auxiliary storage device 101 is divided into logical channels and stores a plurality of word blocks containing control information defined for each logical channel. This auxiliary storage device 101 includes busy display circuits 114 and 115 for each word block.
is provided. The channel number register 102 receives a second input/output request along with an input/output request from the central processing unit and a data transfer request or transfer completion report from the input/output channel.
It holds the input/output channel numbers and logical channel numbers sent from each device in the format shown in the figure. The word block number register 103 holds the word block number read from the word block in the allocated block number management memory 113 and the auxiliary storage device 101. The address generation circuit 104 generates an address for accessing a word block in the auxiliary storage device 101 in accordance with the word block number held in the word block number register 103. Arithmetic circuit 105 performs arithmetic operations using data from general-purpose registers 106 and 107.
汎用レジスタ１０６．１０７は、演算回路１０５、補助
記憶装置１０１、割付けブロック番号管理メモ１月１３
およびＣＰＵ通信用レジスタ１１０からのデータの中か
ら４ウエイセレクタ１０Ｂ 、１０９で選択されたデー
タを保持する。General-purpose registers 106 and 107 contain the arithmetic circuit 105, auxiliary storage device 101, and allocation block number management memo January 13
And the data selected by the four-way selector 10B, 109 from among the data from the CPU communication register 110 is held.
４ウエイセレクタ１０Ｂ 、１０９は、演算回路１０５
、補助記憶装置１０１、割付はブロック番号管理メモリ
１１３およびＣＰＵ通信用シフトレジスタ１１０からの
データを選択し、汎用レジスタ１０６．１０７に送出す
る。ｃｐｕ通信用レジスタ１１０は、中央処理装置から
の入出力要求があったときに、第２図に示すフォーマッ
トで中央処理装置から送出される入出力チャネル番号お
よび論理チャネル番号を保持する。２ウエイセレクタ１
１１は、入出力チャネルおよびｃｐｕｚ４ｉ用レジスタ
１１０から送出される入出力チャネル番号および論理チ
ャネル番号を選択し、チャネル番号レジスタ１０２へ送
出する。The 4-way selectors 10B and 109 are the arithmetic circuits 105
, auxiliary storage device 101, allocation selects data from block number management memory 113 and CPU communication shift register 110, and sends it to general-purpose registers 106 and 107. The CPU communication register 110 holds input/output channel numbers and logical channel numbers sent from the central processing unit in the format shown in FIG. 2 when there is an input/output request from the central processing unit. 2 way selector 1
11 selects the input/output channel number and logical channel number sent from the input/output channel and cpuz4i register 110 and sends them to the channel number register 102.
アドレス生成回路１１２は、チャネル番号レジスタ１０
２が保持する入出力チャネル番号および論理チャネル番
号を用いて、割付はブロック番号管理メモリ１１３内の
上記チャネル番号に対応するアドレスを生成する。割付
はブロック番号管理メモ１月１３は、第３図に示すよう
に各論理チャネルに割付けられたワードブロックの番号
を管理し、中央処理装置からの入出力要求および入出力
チャネルからのデータ転送要求あるいは転送終了報告が
あると、各要求に付随する入出力チャネル番号に対応す
るアドレスがアドレス生成回路１１２により生成される
。The address generation circuit 112 includes the channel number register 10
Using the input/output channel numbers and logical channel numbers held by the block number management memory 113, the allocation generates an address corresponding to the channel number in the block number management memory 113. Assignment is block number management memo January 13 manages the number of word blocks assigned to each logical channel as shown in Figure 3, and handles input/output requests from the central processing unit and data transfer requests from input/output channels. Alternatively, when a transfer completion report is received, the address generation circuit 112 generates an address corresponding to the input/output channel number associated with each request.
割付はブロック番号管理メモ１月１３は、中央処理装置
からの入出力要求が到来したときは、マイクロプログラ
ム制御により、補助記憶装置１０１内のワードブロック
でビジー表示がオフのものをサーチし、そのワードブロ
ック番号を汎用レジスタ１０６に読み出し、割付はブロ
ック番号管理メモリ１１３に格納する。そして、このワ
ードブロックのビジー表示１１４．１１５をオンにする
ことにより、この割付ブロックに入出力要求された論理
チャネルが割付けられる。Assignment is block number management memo January 13th, when an input/output request from the central processing unit arrives, the microprogram control searches for a word block in the auxiliary storage device 101 with the busy display turned off, and then The word block number is read into the general-purpose register 106, and the allocation is stored in the block number management memory 113. Then, by turning on the busy indications 114 and 115 of this word block, the logical channel requested for input/output is allocated to this allocation block.
入出力チャネルから転送要求が到来したときは、要求さ
れた論理チャネルに属する割付はブロック番号を、割付
はブロック番号管理メモリ１１３からワードブロック番
号レジスタ１０３に読み出す。これにより、ワードプロ
７り内が自由にアクセス可能となり、制御情報を使って
データ転送を制御することができる。When a transfer request arrives from an input/output channel, the allocation block number belonging to the requested logical channel is read out from the block number management memory 113 to the word block number register 103. As a result, the inside of the word processor 7 can be freely accessed, and data transfer can be controlled using control information.
また、入出力チャネルからの転送終了報告が到来したと
きは、報告された論理チャネルに属するワードブロック
番号を割付はブロック番号管理メモ１月１３からワード
ブロック番号レジスタ１０３に読み出し、そのワードブ
ロックのビジー表示をオフにする。これにより、ワード
ブロックから論理チャネルが取り外される。Also, when a transfer end report arrives from an input/output channel, the word block number belonging to the reported logical channel is read out from the block number management memo January 13 to the word block number register 103, and the word block number assigned to the word block is busy. Turn off display. This removes the logical channel from the word block.
ビジー表示回路１１４．１１５はワードブロック単位に
設けられ、この表示がオンのときにはそのワードブロッ
クが論理チャネルに割付けられていることを示し、オフ
のときはそのワードブロックがフリーであることを示す
。フルフラグ回路１１６は、全ワードブロックのビジー
表示の論理積結果を保持するフリップフロップであり、
全ワードブロックが論理チャネルに割付けられたときセ
ットされ、それ以外のときはリセットされる。割出制御
回路１１７は、中央処理装置ｌからの入出力要求および
フルフラグ回路１１６を入力として、フルフラグ回路１
１６がオンのときは中央処理装置１からの入出力要求の
割出しを保留し、オフのときは入出力要求を受付可能に
するとともに、保留されていた入出力要求の処理を行う
ように制御する。Busy display circuits 114 and 115 are provided for each word block, and when this display is on, it indicates that the word block is allocated to a logical channel, and when it is off, it indicates that the word block is free. The full flag circuit 116 is a flip-flop that holds the AND result of busy indications of all word blocks.
Set when the entire word block is allocated to a logical channel, reset otherwise. The indexing control circuit 117 receives input/output requests from the central processing unit l and the full flag circuit 116, and outputs the full flag circuit 1.
When 16 is on, the allocation of input/output requests from the central processing unit 1 is suspended, and when it is off, it is possible to accept input/output requests, and control is performed to process the pending input/output requests. do.
以上説明したように、本発明データ転送多重制御装置は
、データ転送を制御する際に、必要な制御情報を格納す
るワードブロックを論理チャネル単位に定義することに
より、従来技術のようにワードブロックを入出力チャネ
ル単位に定義したときに生じる主記憶装置とチャネル制
御装置内の２次メモリ間の制御情報のセーブおよびリカ
バのオーバヘッドをなくすることができる。さらに、使
用時間の短い入出力チャネルのために、２次メモリ内で
その入出力チャネルに割り当てた領域の使用時間が、シ
ステム全体から見て低下するということもない。また、
ビジー中の論理チャネルに属する制御情報が常に２次メ
モリ上に存在するので２次メモリを最大限に有効に活用
することができる。As explained above, when controlling data transfer, the data transfer multiplex control device of the present invention defines word blocks for storing necessary control information for each logical channel, unlike the conventional technology. It is possible to eliminate the overhead of saving and recovering control information between the main storage device and the secondary memory in the channel control device, which occurs when defining each input/output channel. Furthermore, because of an input/output channel whose usage time is short, the usage time of the area allocated to the input/output channel in the secondary memory does not decrease from the viewpoint of the entire system. Also,
Since the control information belonging to the busy logical channel always exists on the secondary memory, the secondary memory can be utilized to the maximum extent possible.
さらに本発明は、全ワードブロックが論理チャネルに割
付けられているときは入出力要求を受は付けられないと
いう問題については、入出力要求を待ち合わせることに
より解決できる。また、入出力要求を受は付けたときに
、制御情報をいったん２次メモリ上で作成してから主記
憶装置のチャネルテーブルにコピーするという手間を省
くことができる。Furthermore, the present invention solves the problem of not being able to accept input/output requests when all word blocks are allocated to logical channels by waiting for input/output requests. Further, when accepting an input/output request, it is possible to save the effort of creating control information once on the secondary memory and then copying it to the channel table of the main storage device.
したがって、本発明は、データ転送の高速化およびメモ
リの有効利用に効果がある。Therefore, the present invention is effective in speeding up data transfer and effectively utilizing memory.
第１図は本発明実施例データ転送多重制御装置のブロッ
ク構成図。
第２図は入出力チャネル番号と論理チャネル番号とのフ
ォーマットを示す図。
第３図は割付はブロック番号のフォーマットを示す図。
第４図はワードブロックのフォーマ・ノドを示す図。
第５図は一般的なデータ処理装置のブロック構成図。
第６図は制御情報を示す図。
１・・・中央処理装置、２・・・チャネル制御装置、３
．４・・・チャネル、３−０．４−０・・・入出力制御
装置、３−１．３−２．４−１．４−２・・・論理チャ
ネル、５．６．７．８・・・入出力装置、１０１・・・
補助記憶装置、１０２・・・チャネル番号レジスタ、１
０３・・・ワードプロ・ツク番号レジスタ、１０４・・
・アドレス生成回路、１０５・・・演算回路、１０６．
１０７・・・汎用レジスタ、１０Ｂ 、１０９・・・４
ウエイセレクタ、１１０・・・ＣＰＵ通信用レジスタ、
１１１・・・２ウエイセレクタ、１１２・・・アドレス
生成回路、１１３・・・割付はブロック番号管理メモリ
、１１４．１１５・・・ビジー表示回路、１１６・・・
フルフラグ回路、１１７・・・割出制御回路。FIG. 1 is a block diagram of a data transfer multiplex control device according to an embodiment of the present invention. FIG. 2 is a diagram showing the format of input/output channel numbers and logical channel numbers. FIG. 3 is a diagram showing the format of block numbers. FIG. 4 is a diagram showing the former node of a word block. FIG. 5 is a block diagram of a general data processing device. FIG. 6 is a diagram showing control information. 1...Central processing unit, 2...Channel control device, 3
．． 4... Channel, 3-0.4-0... Input/output control device, 3-1.3-2.4-1.4-2... Logical channel, 5.6.7.8. ...I/O device, 101...
Auxiliary storage device, 102...Channel number register, 1
03... Word processor number register, 104...
- Address generation circuit, 105... Arithmetic circuit, 106.
107...General-purpose register, 10B, 109...4
Way selector, 110...CPU communication register,
111... 2-way selector, 112... Address generation circuit, 113... Assignment is block number management memory, 114.115... Busy display circuit, 116...
Full flag circuit, 117... Index control circuit.
Claims (1)
れ、複数の論理チャネルを上記入出力チャネルに多重化
して上記入出力制御装置に接続された個々の入出力装置
との間のデータ転送を行う手段を備えたデータ転送多重
制御装置において、上記論理チャネル単位に定義される
制御情報を格納する複数の記憶手段と、 これらの記憶手段への論理チャネルの割付けおよび取り
はずしを制御する管理手段と、 上記複数の記憶手段のそれぞれについて論理チャネルが
割付けられたことを表示する表示手段と、上記複数の記
憶手段のすべてに論理チャネルが割付けられたときには
入出力要求に対する処理を保留する手段と を備えたことを特徴とするデータ転送多重制御装置。(1) Data transfer between individual input/output devices connected to the input/output control device via input/output channels, multiplexing multiple logical channels into the input/output channels and connecting to the input/output control device The data transfer multiplex control device includes a plurality of storage means for storing control information defined for each logical channel, and a management means for controlling allocation and removal of logical channels to these storage means. , display means for displaying that logical channels have been allocated to each of the plurality of storage means, and means for suspending processing for input/output requests when logical channels have been allocated to all of the plurality of storage means. A data transfer multiplex control device characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7766586A JPS62235668A (en) | 1986-04-04 | 1986-04-04 | Multiple control device for data transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7766586A JPS62235668A (en) | 1986-04-04 | 1986-04-04 | Multiple control device for data transfer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62235668A true JPS62235668A (en) | 1987-10-15 |
Family
ID=13640172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7766586A Pending JPS62235668A (en) | 1986-04-04 | 1986-04-04 | Multiple control device for data transfer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62235668A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116126A (en) * | 1979-02-28 | 1980-09-06 | Hitachi Ltd | Multiplexer channel system |
| JPS5816326A (en) * | 1981-06-24 | 1983-01-31 | Hitachi Ltd | Data channel controlling system |
-
1986
- 1986-04-04 JP JP7766586A patent/JPS62235668A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116126A (en) * | 1979-02-28 | 1980-09-06 | Hitachi Ltd | Multiplexer channel system |
| JPS5816326A (en) * | 1981-06-24 | 1983-01-31 | Hitachi Ltd | Data channel controlling system |
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