JPS622353B2

JPS622353B2 -

Info

Publication number: JPS622353B2
Application number: JP55185332A
Authority: JP
Inventors: Kenichi Miura
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1980-12-29
Filing date: 1980-12-29
Publication date: 1987-01-19
Also published as: JPS57111654A

Description

【発明の詳細な説明】本発明は、並列処理データ処理システム、特に
例えば１次元あるいは多次元に配列された複数の
プロセツサ相互間でデータ転送を行なうようにし
た並列処理データ処理システムにおいて、シヤフ
ル・エクスチエンジ・ネツトワークをすべてのプ
ロセツサ間あるいは各次元方向に構成すると共
に、制御ユニツトからのあるいは自プロセツサ内
に記憶された制御情報にもとづいて各プロセツサ
が実行すべきエクスチエンジ操作態様を一義的に
決定してゆくようにした並列処理データ処理シス
テムに関するものである。

例えば1000個ないし10000個のプロセツサが単
一あるいは複数の命令ストリームによつて並列演
算を行なうことが、例えばIlliacやICL−DAP
に見られるように考慮されている。なお第１図Ａ
はSiMD型並列処理計算機を示し、第１図Ｂは
MiMD型並列処理計算機を示している。このよう
なデータ処理システムにおいては、プロセツサ間
のデータ交信が大きい問題となる。上述の如き規
模の並列処理データ処理システムにおいては、各
プロセツサが互に他のすべてのプロセツサと直接
交信する「総当り」方式即ちクロスバ方式と呼ば
れる接続方式を採用することは、実質上の制約か
ら実質上不可能となる。したがつて、上記接続を
簡略すると共に柔軟なアクセス・パターンをもつ
ネツトワークが必要となる。上記IlliacやICL
−DAPにおいては、プロセツサを２次元マトリ
クス状に配列し、上下左右のプロセツサとのみ交
信を可能にしているものであるが、これらの方式
では必らずしもアクセス・パターンに柔軟性が十
分でない。

このために、未だ実用化の例をみないが、スト
ーン（Stone）によるシヤフル・エクスチエン
ジ・ネツトワーク（Shuffle Exchange
Network）あるいはその改良型であるローリー
（Lowrie）によるオメガ・ネツトワーク（Omega
Network）が提案されている。前者ではＮ＝２^K
個のプロセツサについて、Ｋ回のネツトワーク通
過（シヤツフル）とＫ回の入れ換え（エクスチエ
ンジ）を繰り返えす事によつて所定の転送パター
ンを実現するものであり、ハードウエアは少ない
が時間がかかる。後者ではストーンの回路をＫ段
縦続させる事によつて、信号は一度回路を通過す
るだけで所定の転送パターンを実現出来るため時
間は短かいがハードウエア結線が多くなる。した
がつてこの両者のネツトワークは本質的には同一
のものであり、本明細書においては以下上記「ス
トーン」によるシヤフル・エクスチエンジ・ネツ
トワーク」を例に挙げて説明する。

第２図はプロセツサを16個とした場合のストー
ンによるシヤフル・エクスチエンジ・ネツトワー
クの例を示す。この図では各プロセツサの出力が
入れかえなしＴ、入れ換えありＥの各々について
どのプロセツサに転送されるかを示している。第
３図はプロセツサの個数を16とした場合のローリ
ーのオメガネツトワークの例を示すがこの図は同
時にストーンのシヤフル・エクスチエンジ・ネツ
トワークにおける時間的推移をも示すので、以下
においてストーンの回路の説明にも使用する。す
なわちローリーのオメガネツトワークの第ｉ段目
とは、ストーンのシヤフル・エクスチエンジ・ネ
ツトワークの第ｉ回目の繰り返しに相当するので
ある（第４図）。なお第３図においてS₀，S₁，…
……は夫々発信元プロセツサ、D₀′，D₁′，………
は夫々転送先プロセツサ、「００」ないし「７
３」は夫々エクスチエンジ・スイツチを表わして
いる。

Ｎ＝２^K個のプロセツサが一列に配列されてお
り、それらの間でデータ交信を行なうものとする
とき、発信元プロセツサとエクスチエンジ・スイ
ツチとの間、エクスチエンジ・スイツチ相互間、
およびエクスチエンジ・スイツチと転送先プロセ
ツサとの間においては、次のように接続される。
即ち、第３図図示の如く上方から下方に向つて順
席番号０、１、………Ｎ−１を附与したとき、番
号ｎの点は番号n′が n′＝2n mode（Ｎ−１） (1) で与えられる点と接続されると共に、番号（０、
１）、（２、３）、………（Ｎ−１、Ｎ）の如く隣
接する偶数番目と奇数番号とが接続される。なお
（Ａ mode Ｂ）とはＡをＢで割つたときの余り
を示している。

第２図、第３図図示の場合、Ｎ＝16であること
から第(1)式によつて、ｎとn′とを対にして（ｎ、
n′）として示すと、（０、０）、（１、２）、（２、
４）、（３、６）、（４、８）、（５、10）、（６、
12）、（７、14）、（８、１）、（９、３）、（10、
５）、（11、７）、（12、９）、（13、11）、（14、
13）、（15、15）の如く接続されると共に、上記隣
接するものが相互に接続されることから、（０、
１）、（１、０）、（２、３）、（３、２）、………
（14、15）（15、14）の如く接続される。

例えば発信元プロセツサＳ５から転送先プロセ
ツサＤ１０′に対してデータ交信を行なう場合、
第３図図示の如くルートを与えて行なうようにさ
れる。図示の第ｉ列目のエクスチエンジ・スイツ
チ「ｉ，＊」に転送されることを第ｉステージと
呼ぶことにすると、各ステージ毎に交信データを
素通しにするか入れ換えをするかのエクスチエン
ジ態様を決定する必要があるが、いずれにしてもＫ＝log₂N〔回）のステージによつて所望の交信を行なうことが可
能となる。

第３図図示の如く、16個のプロセツサの１つと
他の１つとの間にエクスチエンジ・スイツチを配
置することは先にも触れたようにハードウエア上
煩雑となることから、一般には、例えば発信元プ
ロセツサＳ５（即ちs₀，s₁，s₂，s₃＝０１０１）
から転送先プロセツサＤ１０′（即ちd₀，d₁，
d₂，d₃＝１０１０）に転送するに当つては、第４
図図示点線の如く、 (A) ステージ０において、プロセツサ「０１０
１」からプロセツサ「１０１０」に転送した上
でエクスチエンジ操作によつてプロセツサ「１
０１１」に転送する。

(B) ステージ１において、プロセツサ「１０１
１」からプロセツサ「０１１１」に転送した上
でエクスチエンジ操作によつてプロセツサ「０
１１０」に転送する。

(C) ステージ２においてプロセツサ「０１１０」
からプロセツサ「１１００」に転送した上でエ
クスチエンジ操作によつてプロセツサ「１１０
１」に転送する。

(D) ステージ３において、プロセツサ「１１０
１」からプロセツサ「１０１１」に転送した上
でプロセツサ「１０１０」に転送するようにす
る。

以下の説明においては、第４図図示の如くプロ
セツサと経由して所望の交信が行なわれるものと
して説明をつづける（ストーンのシヤフル・エク
スチエンジ・ネツトワーク）。

第３図に示したシヤフル・エクスチエンジ・ネ
ツトワークによるデータ転送のルートは、第５図
に示す説明図に示すように一般化される。即ち、
発信元プロセツサＳの番号をs₀，s₁，s₂，s₃とし
て示し、かつ転送先プロセツサＤの番号をd₀，
d₁，d₂，d₃として示すと、ステージ０において番
号がs₁，s₂，s₃，d₀で与えられるプロセツサに転
送されており、またステージ１において番号が
s₂，s₃，d₀，d₁で与えられるプロセツサに転送さ
れており、………という形となる。

上述の如きデータ交信を行なうに当つては、各
プロセツサが、転送されてきたデータを素通しす
るか入れかえするかを決めてやる必要があり、こ
のためにこれまで提案されてきた手段は、転送デ
ータ中転送先プロセツサを指示するタグ情報を与
えてやる手段であろう。しかし、この手段の場
合、タグ情報が順次転送されてゆく間の当該タグ
情報を受信した時点からルート判定を行ない、そ
の上でデータを転送することとなり、特にストー
ンのネツトワークにおいてはオーバヘツドが大と
なる。

本発明は、上述の如き前提のもとで上記タグ情
報を与える方式に代えて、発信元プロセツサＳと
転送先プロセツサＤとが決まつた段階で、制御ユ
ニツトが上記転送に対応した情報をプロセツサに
供給し、各プロセツサが当該情報にもとづいてエ
クスチエンジ操作の態様を一義的に抽出するよう
にし、上記オーバヘツドを減少することを目的と
している。そして、１対１の転送のみならず、１
対Ｎの転送をも自由に行ない得るようにすること
を目的としている。そしてそのため、本発明の並
列処理データ処理システムは、複数個のプロセツ
サを配列してなり、各プロセツサが自己の処理結
果および／または他プロセツサから転送された結
果を他プロセツサに転送しおよび／または自己プ
ロセツサに取入れるよう構成される並列処理デー
タ処理システムにおいて、Ｎ個のプロセツサ相互
間でシヤフル・エクスチエンジ・ネツトワークを
構成すると共に、log₂N回のシヤフル・エクスチ
エンジ操作を繰返して１回分のデータ転送が行わ
れるよう構成されてなり、かつ上記プロセツサ
は、自己プロセツサ内に記憶されたあるいは１つ
あるいは複数個の制御ユニツトから複数個のプロ
セツサに対して出された上記１回分のデータ転送
に係る情報を供給するよう構成してなり、当該情
報を受信した各プロセツサは当該情報に対応した
エクスチエンジ操作態様を決定して当該操作を実
行するようにしたことを特徴としている。以下図
面を参照して説明する。

第６図は各プロセツサにおいて処理索引メモリ
をそなえてエクスチエンジ操作態様を決定する一
実施例構成、第７図Ａ，Ｂ，Ｃ，Ｄ，Ｅは演算処
理部をそなえてエクスチエンジ操作態様を決定す
る一実施例についての動作を説明する説明図、第
８図は各プロセツサにおいて演算処理部をそなえ
てエクスチエンジ操作態様を決定する一実施例構
成、第９図は１対Ｎのデータ転送を行なういわゆ
る放送転送について説明する説明図、第１０図は
放送転送を行なうに当つての各プロセツサにおけ
るエクスチエンジ操作態様を決定する一実施例構
成を示す。

第６図において、１０は処理索引メモリ、１１
は処理索引メモリ用アドレス・レジスタであつて
図示しない制御ユニツトあるいは自プロセツサ命
令記憶装置から処理索引メモリ１０をアクセスす
るためにアドレス情報がセツトされるもの、１２
はデータ・レジスタであつて処理索引メモリ１０
からの読出しデータがセツトされるもの、１３は
シフト・レジスタであつてデータ・レジスタ１２
の内容がセツトされて上記各ステージに対応して
マルチプレクサMPXを制御するもの、14Hはマル
クプレクサであつてシヤフル・エクスチエンジ・
ネツトワークが２次元状に配置されている場合に
おいて水平方向の他プロセツサからの転送データ
を選択するもの、１４Ｖはマルチプレクサであつ
て上記と同様に垂直方向の他プロセツサからの転
送データを選択するもの、１５はマルチプレクサ
であつて上記水平方向と垂直方向と自己との各デ
ータのいずれかＨ，Ｔ，Ｖを選択するもの、１６
は送出レジスタ、１７は自己プロセツサ内演算ユ
ニツトを表わしている。

処理索引メモリ１０内には、交信処理の態様に
合わせたエクスチエンジ操作態様情報即ち各該当
プロセツサに合わせた操作態様情報が格納されて
いる。そして図示SHiFT１ないしSHiF（Ｎ−
１）は自己プロセツサの番号s₀，s₁，s₂，s₃に対
して所定の値例えばｂ（ｂ＝１、２、………15）
を加算した番号のプロセツサに転送する場合の操
作態様情報を示している。またBRCOないしBRC
（Ｎ）は番号１から番号Ｎまでのいずれかのプロ
セツサが他の全プロセツサに対して放送転送する
場合の操作態様情報を示している。更にTSHFL
は第(1)式で与えられるシヤフルを行なうために当
該プロセツサが行なうべきエクスチエンジ操作に
対応する操作態様情報を示し、またiSHFLは第
(1)式で与えられるシヤフルの逆方向を行なうため
の上記と同様の操作態様情報を示している。

なお放送転送の場合、例えば発信元プロセツサ
Ｓ２（００１０）が他の全プロセツサに対して放
送転送を行なう際には、第４図図示実線で示す如
く各ステージにおいて転送データが分配されてゆ
く形となる。この点については第９図を参照して
後述される。

図示を省略した制御ユニツトは例えば発信元プ
ロセツサＳ５から転送先プロセツサＤ１０′に対
して転送すべきことを知ると、処理索引メモリ１
０中の情報TSHFLを読出すべくアドレス情報を
与える。例えばプロセツサ「１０１０」において
は、第３図および第４図を参照すると明瞭となる
如く、上記情報TSHFLには、ステージ０におい
てプロセツサ「０１０１」からの転送データを取
入れることなどが記述されていると考えてよい。
そして、この情報TSHFLに応じてマルチプレク
サ１４Ｈや１４Ｖを制御する。当該プロセツサに
転送データを受信する場合には演算ユニツト１７
に転送され、当該プロセツサから転送データを発
信する場合にはマルチプレクサ１５によつて制御
される。

第６図は処理索引メモリをもうけることを示し
たが、この場合には各プロセツサ毎に当該メモリ
の内容がカスタム化される問題点を含んでいる。
このため、以下、制御ユニツトからの制御情報に
もとづいて各プロセツサが演算処理部によつて上
記エクスチエンジ操作態様情報を決定してゆく実
施例を説明する。

発信元プロセツサの番号をＳ（Ｓ＝s₀，s₁，
s₂，s₃）とし、かつ転送先プロセツサの番号をＤ
（Ｄ＝d₀，d₁，d₂，d₃）とし、互に競合を生じない
形つまりシヤフル・エクスチエンジ・ネツトワー
クで実現可能なパーミユテーシヨンとしてＤ＝（aS＋ｂ）modN；Ｎ＝２^K (2) を考える。ここでａは奇数値が選ばれるが、ａ＝
１である場合には上述のSHiFT１ないしSHiFT
（Ｎ−１）の態様になることは注意されるべきで
ある。

第７図は、プロセツサに演算処理部をもつ第８
図図示の実施例の場合において、エクスチエンジ
操作態様情報を決定する状態を説明する説明図を
示している。

第５図を参照すると明瞭になる如く、シヤフ
ル・エクスチエンジ・ネツトワークによる転送の
場合、発信元プロセツサを「s₀，s₁，s₂，s₃」と
しかつ転送先プロセツサを「d₀，d₁，d₂，d₃」と
すると、ステージ０においては「s₁，s₂，s₃，
d₀」なる番号をもつプロセツサにデータが転送さ
れており、ステージ１においては「s₂，s₃，d₀，
d₁」なる番号をもつプロセツサにデータが転送さ
れており、………という形となる。このことか
ら、例えば第２ステージにおいて転送データがど
のプロセツサに転送されているかは、第７図Ａ図
示の如くs₀，s₁，s₂，s₃，d₀，d₁，d₂，d₃を並べ
ておいて、当該ステージ２に対応する「s₃，d₀，
d₁，d₂」を抽出すればよい。このことを逆に言え
ば、或るプロセツサ例えばプロセツサ「００１
１」において第ｉステージ目においてデータが転
送されてくるのはどの発信元プロセツサからどの
転送先プロセツサへの転送に係るものかを知るこ
とができる。そして、上記例えばプロセツサ「０
０１１」はどのステージにおいてどのようにエク
スチエンジ操作をすべきかは、発信元プロセツサ
Ｓと転送先プロセツサＤとを通知されれば足り
る。今、上記第(2)式としてＤ＝（3S＋１）mod16 に該当する転送が行なわれるものとする。即ち、
Ｓ０→Ｄ１′、Ｓ１→Ｄ４′、Ｓ２→Ｄ７′、Ｓ３
→Ｄ１０′、Ｓ４→Ｄ１３′、Ｓ５→Ｄ０′、Ｓ６
→Ｄ３′、Ｓ７→Ｄ６′、Ｓ８→Ｄ９′、Ｓ９→Ｄ
１２′、Ｓ１０→Ｄ１５′、Ｓ１１→Ｄ２′、Ｓ１
２→Ｄ５′、Ｓ１３→Ｄ８′、Ｓ１４→Ｄ１１′、
Ｓ１５→Ｄ１４′のいずれかに対応する転送が行
なわれるものとする。

この場合、ａ＝３、ｂ＝１として例えば制御ユ
ニツトが各プロセツサに情報ａとｂとを供給す
る。なお、上記第３図図示の左から右への転送の
逆方向即ち右から左への転送が行なわれる場合に
は、上記Ｄ＝（3S＋１）mod16 (3) に対応するものとしては、Ｓ＝（11d＋５）mod16 (4) となる。なおこれは次の如く簡単に求められる。
即ち、仮にＳ＝xD＋ｙとおいて上記第(3)式に代
入すると、Ｄ＝｛３（xD＋ｙ）＋１｝mod16＝｛3xD ＋（3y＋１）｝mod16 したがつて 3x＝１ mod16→ｘ＝11 3y＋１＝０ mod16→ｙ＝５故に第(4)式が求まる。

上述の第(3)式に対応する転送に当つて、上述の
如く例えば制御プロセツサからａ＝３、ｂ＝１が
各プロセツサに供給されたとするとき、例えばプ
ロセツサ「００１１」が各ステージにおいてどの
ようにエクスチエンジ操作を行なうべきかは演算
できる。第７図ＢないしＥは、該当プロセツサ
「００１１」がステージ０、ステージ１、ステー
ジ２、ステージ３において行なうエクスチエンジ
操作態様情報C₀，C₁，C₂，C₃を演算する過程を
示している。

第０ステージにおいては、第７図Ａを参照して
説明したことから判る如く、番号が「s₀００１」
なる発信元プロセツサから番号が「１，d₁，d₂，
d₃」なる転送先プロセツサへ転送されるべき転送
データが、プロセツサ「００１１」に達する。プ
ロセツサ「００１１」は情報ａ＝３とｂ＝１との
供給を受けており、第(3)式にもとづいて、第７図
Ｂ図示の如く、｛３（s₀001）＋１｝mod16＝（s₀100）mod16 を演算する。そして該答が上記番号「１，d₁，
d₂，d₃」を合致すべきことから、 s₀＝１ d₁＝１ d₂＝０ d₃＝０を決定し、それによつて到達したデータが発信元
プロセツサ「１００１」から転送先プロセツサ
「１１００」へのものであることを知る。なお当
該プロセツサ「００１１」においては、発信元と
転送先とを判定する必要はなく、データを受入れ
る経路を素通しするか入れ換えするかのみを知れ
ばよいものである。このため、第０ステージにお
いては C₀＝s₀d₀＝１１＝０を求め、値が０であることから、素通しするもの
としてエクスチエンジ処理を行なう。

第１ステージにおいては、第７図Ｃ図示の如
く、C₁＝s₁d₁を求める。また第２ステージにお
いては、第７図Ｄ図示の如く、C₂＝s₂d₂を求め
る。更に第３ステージにおいては、第７図Ｅ図示
の如く、C₃＝s₃d₃を求める。

第８図は第７図を参照して説明した如き処理を
実行する演算処理部をもつプロセツサにおけるエ
クスチエンジ操作態様決定の一実施例を示してい
る。図中の符号１４ないし１７は第６図に対応し
ており、１８は演算処理部、１９は情報ａレジス
タ、２０は当該プロセツサ番号情報シフト回路、
２１は情報ｂレジスタ、２２は乗算器、２３は加
算器、２４はカウンタ（又はシフト・レジスタ）
であつて上述のステージの番号をカウントするも
の、２５はマルチプレクサであつてＫ個のビツト
のうちのステージ番号に対応した１ビツトを抽出
して上述のエクスチエンジ操作ビツトCiを抽出
するものを表わしている。今、当該プロセツサがＰ＝p₀、p₁、p₂、p₃ で指定されるものとし、情報ａとｂとが与えられ
ると、第０ステージにおいては、第７図Ａを参照
して説明したとき、当該プロセツサ「p₀，p₁，
p₂，p₃」に転送されるデータは、「s₀，p₀，p₁，
p₂」なる番号をもつ発信元プロセツサから「p₃
（p₃＝d₀）、d₁，d₂，d₃」なる番号をもつ転送先プ
ロセツサへの転送データである。このためａ＝a₀×2³＋a₁×2²＋a₂×2¹＋a₃ ｂ＝b₀×2³＋b₁×2²＋b₂×2¹＋b₃ であるとすると、第７図Ｂの場合と同様にであり、d₀＝p₃である。そして、上記点線で囲つ
た部分の和が右から第４桁目に値「１」を与えれ
ば、値s₀を加えてd₀を得たときd₀＝₀となること
から、明らかにC₀＝１となることが判る。

第１、第２、第３ステージについても同様にし
てC₁，C₂，C₃が求められる。ここに述べたアル
ゴリズムを一般化すると次のようになる。

「ｄ＝aS＋ｂ mod ２^Kを求めるためのｐ番目
のプロセツサにおける制御ビツトをC₀，C₁，C₂
………Ｃ^Kとおくと (1) ａ、ｂをロードする (2) ｍ＝０とおく (3) p′←ｐを右へ１シフト (4) d′＝ａ×p′＋ｂ mod ２^Kを求める (5) Ｃ_n＝d′のｍビツト目 (6) ｍ←ｍ＋１ (7) ｍ＜ｋなら(3)に戻る」第８図図示のレジスタ１９，２１にはａ、ｂを
それぞれロードし右シフトレジスタ２０にはプロ
セツサの番号Ｐをロードする。この図では２次元
配置の場合も考慮し、水平方向、垂直方向の番号
のいずれかが選択される。Ｐは繰返し毎に右に１
ビツトシフトされ乗算器２２と加算器２３によつ
て上記(4)の演算を施され、その結果のｍビツト目
がマルチプレクサ２５によつて抽出され、制御ビ
ツトＣ_iになる。そしてＣ_iはマルチプレクサ１４
Ｈや１４Ｖを制御する。カウンタあるいはシフト
レジスタ２４はマルチプレクサ２５を制御する。

上記において、シヤフル・エクスチエンジ操作
に対応する１対１のデータ転送について説明した
が、必要に応じて１対Ｎのデータ転送を行なうこ
とが望まれる。

第９図は、１対Ｎのデータ転送を行なういわゆ
る放送転送について説明する説明図を示す。

該放送転送の場合には、第４図において実線で
示した如く転送データが分配されて行く。この状
態は、発信元プロセツサが「s₀，s₁，s₂，s₃」な
る番号をもつとき、第０ステージないし第３ステ
ージにおいて、第９図図示の如き番号をもつプロ
セツサに順次分配されてゆくことが判る。例え
ば、第０ステージにおいて、「s₁，s₂，s₃，s₀」と
「s₁，s₂，s₃，₀」との番号をもつプロセツサに分
配される。

第１ステージでは「s₁，s₂，s₃，s₀」の番号を
もつプロセツサの出力が「s₂，s₃，s₀，s₁」の番
号を持つプロセツサと「s₀，s₃，s₀，₁」の番号
を持つプロセツサへそれぞれ転送される。前者は
素通しのポートが、後者は入れ換えのポートがそ
れぞれ選択される。更に例えば「s₁，s₂，s₃，
₀」の番号をもつプロセツサの出力が「s₂，s₃，
₀，s₁」の番号を持つプロセツサと「s₂，s₃，
₀，₁」の番号を持つプロセツサへそれぞれ転送
され、前者は素通しのポートが、後者は入れ換え
のポートがそれぞれ選択される。以下同様であ
る。

第１０図は、第９図に示す如き分配を演算処理
によつて行なう一実施例を示している。この例で
はＮ＝16である。図中２６は分配演算処理部、２
７は発信元プロセツサ番号レジスタであつて制御
ユニツトから与えられて循環シフトレジスタを構
成しているもの、２８はマスク・レジスタであつ
て図示マスク・ビツトm₀，m₁，m₂に初期状態と
して夫々論理「１」が与えられてステージの進行
に応じて順次ビツトm₀、ビツトm₁、ビツトm₂が
左シフトされ右端から０が挿入されるもの、２９
は自己プロセツサ番号レジスタであつて予め対応
するビツトp₀，p₁，p₂，p₃が与えられているも
の、３０ないし３３は夫々排他的オア回路、３４
ないし３６は夫々ナンド回路、３７，３８はアン
ド回路を表わしている。

第９図からもわかる如くステージ０においては
入れ換えの信号の出るプロセツサは、p₀＝s₁、p₁
＝s₂、p₂＝s₃、p₃＝₀を満たすもの１個のみであ
る。（入れ換えでも素通しでも良いプロセツサで
は素通しの信号が出るものとする）。したがつて
レジスタ２７を１ビツト左循環シフトし、レジス
タ２９と比較して上位３ビツトが一致、下位１ビ
ツトが不一致であるものについてC₀＝１とすれ
ばよい。

ステージ１においては入れ換えの信号の出るプ
ロセツサは、p₀＝S₂、p₁＝S₃、p₃＝₀を満たす２
個のプロセツサである。ステージ２，３について
も同様に考えられる。

この事から第１０図においてはマスクビツト
m₀，m₁，m₂をもうけステージ０のときマスクビ
ツトm₀，m₁，m₂を発してp₀，p₁，p₂の一致を調
べ、ステージ１のときはマスクビツトm₀，m₁，
０を発してp₀，p₁の一致を調べ………としてゆ
き、各ステージに対応したビツトＣ_iを抽出して
ゆく。

以上説明した如く、本発明によれば、転送態様
に応じた形で各プロセツサが制御ユニツトから情
報を供給され、各プロセツサはステージに対応し
て一義的に定まるエクスチエンジ操作態様情報を
抽出・決定してゆくようにされる。このために、
タグ情報を附与してデータ転送を行なう方式にく
らべてオーバヘツドが例えば50％となりlog₂N回
のステージを経て転送される転送速度が大きく向
上される。

【図面の簡単な説明】

第１図は代表的な並列処理計算機の構成図であ
りSIMD型（単一命令ストリーム）とMIMD（複
数命令ストリーム）型とを示すもの、第２図はス
トーンのシヤフル・エクスチエンジ・ネツトワー
クを示したもの、第３図はローリーのオメガ・ネ
ツトワークの一例を示す説明図、第４図はプロセ
ツサ間の転送によつてシヤフル・エクスチエン
ジ・ネツトワークを構成する場合の一実施例、第
５図はシヤフル・エクスチエンジ操作を説明する
説明図、第６図は各プロセツサにおいて処理索引
メモリをそなえたエクスチエンジ操作態様を決定
する一実施例構成、第７図Ａ，Ｂ，Ｃ，Ｄ，Ｅは
演算処理部をそなえてエクスチエンジ操作態様を
決定する一実施例についての動作を説明する説明
図、第８図は各プロセツサにおいて演算処理部を
そなえてエクスチエンジ操作態様を決定する一実
施例構成、第９図は１対Ｎのデータ転送を行なう
いわゆる放送転送について説明する説明図、第１
０図は放送転送を行なうに当つてのエクスチエン
ジ操作態様を決定する一実施例構成を示す。図中S₀，S₁，……やＳ「００００」，Ｓ「００
０１」……は夫々発信元プロセツサ、D₀′，D₁′，
……やＤ「００００」，Ｄ「０００１」……は
夫々転送先プロセツサ、１０は処理索引メモリ、
１４，１５は夫々マルチプレクサ、１８は演算処
理部、２６は分配演算処理部を表わす。

Claims

【特許請求の範囲】１複数個のプロセツサを配列してなり、各プロ
セツサが自己の処理結果および／または他プロセ
ツサから転送された結果を他プロセツサに転送し
および／または自己プロセツサに取入れるよう構
成される並列処理データ処理システムにおいて、
Ｎ個のプロセツサ相互間でシヤフル・エクスチエ
ンジ・ネツトワークを構成すると共に、log₂N回
のシヤフル・エクスチエンジ操作を繰返して１回
分のデータ転送が行われるよう構成されてなり、
かつ上記プロセツサは、自己プロセツサ内に記憶
されたあるいは１つあるいは複数個の制御ユニツ
トから複数個のプロセツサに対して出された上記
１回分のデータ転送に係る情報を供給するよう構
成してなり、当該情報を受信した各プロセツサは
当該情報に対応したエクスチエンジ操作態様を決
定して当該操作を実行するようにしたことを特徴
とする並列処理データ処理システム。２上記プロセツサは、上記制御ユニツトから供
給されたあるいは自己プロセツサ内に記憶されて
いる転送に係る情報にもとづいて一義的に上記エ
クスチエンジ処理の処理態様を抽出する処理索引
メモリを有してなり、上記供給された情報にもと
づいてエクスチエンジ処理を実行するようにした
ことを特徴とする特許請求の範囲第１項記載の並
列処理データ処理システム。３上記プロセツサは、発信元プロセツサをＳ、
転送先プロセツサをＤとするとき、Ｄ＝（aS＋ｂ）modN；Ｎ＝２^K（ａ：奇数、ａｂＮ−１）で与えられる情報ａ、ｂを上記情報として上記制
御ユニツトあるいは自己プロセツサ内の記憶装置
から供給を受け、かつ自己プロセツサが上記Ｎ個
中の第Ｐ番目である情報と上記log₂N回のシヤフ
ル・エクスチエンジ操作中の第幾回目かを示す情
報ｉとにもとづいて上記エクスチエンジ操作を実
行する操作態様情報Ｃ_iを決定する演算処理部を
そなえ、該演算処理部からの操作態様情報Ｃ_iに
もとづいてエクスチエンジ操作を実行することを
特徴とする特許請求の範囲第１項または第２項記
載の並列処理データ処理システム。４上記プロセツサは、上記制御ユニツトあるい
は自己プロセツサ内の記憶装置から転送先プロセ
ツサが複数個であることを示す放送指示情報を供
給され、該放送指示情報にもとづいて発信元プロ
セツサに関する上記情報Ｓと自己プロセツサに関
する上記情報Ｐとにもとづいて上記エクスチエン
ジ操作を実行する操作態様情報Ｃ_iを抽出決定す
る抽出決定部をそなえ、該演算処理部からの操作
態様情報Ｃ_iにもとづいてエクスチエンジ操作を
実行することを特徴とする特許請求の範囲第１項
ないし第３項のいずれか記載の並列処理データ処
理システム。