JPS622338B2 - - Google Patents
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- JPS622338B2 JPS622338B2 JP55187229A JP18722980A JPS622338B2 JP S622338 B2 JPS622338 B2 JP S622338B2 JP 55187229 A JP55187229 A JP 55187229A JP 18722980 A JP18722980 A JP 18722980A JP S622338 B2 JPS622338 B2 JP S622338B2
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- 230000015654 memory Effects 0.000 claims description 34
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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Description
【発明の詳細な説明】
本発明はスキヤンシステム試験装置に関し、特
に通常試験データとスキヤンデータとを同一メモ
リに格納するスキヤンシステム試験装置に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a scan system test device, and more particularly to a scan system test device that stores normal test data and scan data in the same memory.
電子機器に使用される論理回路は、一般に印刷
配線板上に構成されている。この電子機器の製作
に当たりまず使用される論理回路のチエツクを行
うことが先決問題である。 Logic circuits used in electronic devices are generally constructed on printed wiring boards. When manufacturing this electronic device, the first thing to do is to check the logic circuits that will be used.
この論理回路のチエツクは、スキヤンシステム
試験装置を用いて論理回路の試験を実施してい
る。通常、論理回路の試験をするのには、論理回
路のデータ信号と、このデータ信号を入力信号と
するか出力信号とするのかを示す制御信号と、出
力されたデータを標準データと比較するか否かを
示す比較禁止信号との三種類の信号が必要であ
り、この三種類の信号が印刷配線板の１個の端子
に与えられる。なお、３種類の信号は３ビツトで
構成される。 This logic circuit check is performed using a scan system test device. Normally, to test a logic circuit, the data signal of the logic circuit, the control signal that indicates whether this data signal is used as an input signal or an output signal, and the output data are compared with standard data. Three types of signals are required, including a comparison prohibition signal indicating whether or not a comparison is made, and these three types of signals are applied to one terminal of the printed wiring board. Note that the three types of signals are composed of three bits.
一方、論理回路のスキヤン試験をしようとする
と、上記した通常試験のデータに、スキヤンアウ
トデータとスキヤンインデータを必要とするの
で、スキヤン試験の場合４種類の信号を必要とす
るので、通常試験データ用メモリとスキヤンデー
タ用メモリとを別に設けている。 On the other hand, when trying to perform a scan test on a logic circuit, scan out data and scan in data are required in addition to the normal test data mentioned above. memory for scan data and memory for scan data are provided separately.
したがつて、メモリの数が多くなるばかりでな
く、通常の論理回路試験を実施していると、スキ
ヤンデータ用メモリが遊休し、メモリの使用効率
が悪く設備費も嵩むという欠点がある。 Therefore, not only does the number of memories increase, but when a normal logic circuit test is performed, the memory for scan data becomes idle, resulting in poor memory usage efficiency and increased equipment costs.
本発明は、以上の欠点に鑑みなされたものにし
て、メモリを効率よく使用でき、試験問題の短縮
の図れるスキヤンシステム試験装置を提供するこ
とを目的とするものである。 SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned drawbacks, and an object of the present invention is to provide a scan system testing device that can efficiently use memory and shorten the number of test questions.
本発明を概説すると、スキヤンデータをスキヤ
ンインデータとスキヤンアウトデータと比較禁止
可否データとで構成し、被試験論理回路の異なる
端子にスキヤンインデータとスキヤンアウトデー
タとを入力するとともに、通常試験データ用メモ
リとスキヤンデータ用メモリとを一体構成とした
ことを特徴とするものである。 To summarize the present invention, scan data is composed of scan-in data, scan-out data, and comparison prohibition data, and the scan-in data and scan-out data are input to different terminals of the logic circuit under test, and the normal test data The present invention is characterized in that a memory for scanning data and a memory for scan data are integrated.
以下、図を用いて従来のスキヤンシステム試験
装置と本発明のスキヤンシステム試験装置につい
て詳細に説明する。第１図は、従来のスキヤンシ
ステム試験装置の要部模式図であり、第１図ａは
スキヤンデータを格納するスキヤンデータ用メモ
リの状態を示し、第１図ｂは通常試験データを格
納する通常試験データ用メモリの状態を示す。 DESCRIPTION OF THE PREFERRED EMBODIMENTS A conventional scan system test apparatus and a scan system test apparatus of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a schematic diagram of the main parts of a conventional scan system test device. FIG. 1a shows the state of a scan data memory that stores scan data, and FIG. Indicates the status of test data memory.
１−１〜１−４はスキヤンデータ用メモリ、２
−１〜２−３は通常試験データ用メモリ、３−１
〜３−ｎは被試験論理回路の端子である。スキヤ
ンデータ用メモリ１−１〜１−４と通常試験デー
タ用メモリ２−１〜２−３はそれぞれ個別に構成
されている。これは、上記したように、スキヤン
データは、図に示すようにスキヤンインデータ、
スキヤンアウトデータ、比較禁止データ、入出力
制御データの四種類のデータが出力される。 1-1 to 1-4 are scan data memories, 2
-1 to 2-3 are memory for normal test data, 3-1
-3-n are terminals of the logic circuit under test. The scan data memories 1-1 to 1-4 and the normal test data memories 2-1 to 2-3 are each configured separately. As mentioned above, the scan data is the scan-in data as shown in the figure.
Four types of data are output: scan-out data, comparison prohibition data, and input/output control data.
一方、通常試験データは、通常データと入出力
制御データと比較禁止データの三種類のデータで
あり、スキヤンデータと通常データとが各々異な
ることと、スキヤンデータ用メモリはN4語１ビ
ツト構成でよいのに対し、通常試験データはN2
語ｎビツト（ｎ；被試験論理回路の端子数）構成
であるがためである。 On the other hand, normal test data consists of three types of data: normal data, input/output control data, and comparison prohibited data, and the scan data and normal data are each different, and the memory for scan data is composed of N4 words and 1 bit. Normal test data is N 2
This is due to the word n-bit (n: number of terminals of the logic circuit under test) configuration.
別個に構成されているために、被試験論理回路
はスキヤンシステム試験中は通常試験が行えず、
更に、そのメモリも遊休するというメモリ有効使
用上で問題を生ずる。以上の問題から各メモリか
らの出力データ数を同数として、一体化されたメ
モリを使用しようとしたのが本発明である。 Because they are configured separately, the logic circuit under test cannot be tested normally during scan system testing.
Furthermore, the memory becomes idle, which poses a problem in terms of effective memory use. In view of the above problems, the present invention attempts to use an integrated memory by setting the number of output data from each memory to be the same.
第２図は、本発明によるスキヤンシステム試験
装置の要部模式図であり、５−１〜５−３はメモ
リ、６−１〜６−３はレジスタ、７は制御回路、
８−ｈ〜８−ｎは試験項目である。前記したメモ
リのビツト数を減少させるために、スキヤンデー
タをスキヤンインデータとスキヤンアウトデータ
としてそれぞれメモリ５−１，５−２に分けて個
別に格納する。 FIG. 2 is a schematic diagram of the main parts of the scan system testing apparatus according to the present invention, in which 5-1 to 5-3 are memories, 6-1 to 6-3 are registers, 7 is a control circuit,
8-h to 8-n are test items. In order to reduce the number of memory bits mentioned above, scan data is divided into memories 5-1 and 5-2 and stored separately as scan-in data and scan-out data, respectively.
従つて、スキヤンデータを使用するスキヤン試
験を行う場合、制御信号は不要となる。かくする
ことによつて、スキヤンデータはスキヤンインデ
ータとスキヤンアウトデータと、比較禁止データ
との三種類となる。従つて、通常試験データ用メ
モリ２−１〜２−３とメモリ５−１〜５−３がそ
れぞれ一体構成となる。スキヤンデータと通常試
験データは、制御回路７の指示により通常試験と
スキヤン試験を区別され、それぞれのレジスタ６
−１〜６−３を通じて出力される。この場合に、
制御回路７は、スキヤンアウトデータとスキヤン
インデータとを各々別の端子に入力するように制
御する。 Therefore, when performing a scan test using scan data, no control signal is required. As a result, there are three types of scan data: scan-in data, scan-out data, and comparison-prohibited data. Therefore, the normal test data memories 2-1 to 2-3 and the memories 5-1 to 5-3 are each integrated. Scan data and normal test data are differentiated into normal tests and scan tests by instructions from the control circuit 7, and are stored in respective registers 6.
-1 to 6-3. In this case,
The control circuit 7 controls the scan-out data and the scan-in data to be input to separate terminals.
シフトレジスタ方式のスキヤンを行う場合に
は、メモリ５−１〜５−３にパラレルに格納され
ているデータをレジスタ６−１〜６−３によつて
シリアルのデータとしてスキヤン試験用データと
する。従来、スキヤンインデータとスキヤンアウ
トデータとを被試験論理回路の１端子に往復せし
めて試験していた能率悪さも改良されることとな
る。第３図にその状態を示し、シフトレジスタ方
式のスキヤン試験について説明するがアドレス方
式のスキヤンもレジスタからパラレルにデータを
出すのを制御するだけで他は同様である。被試験
論理回路の端子３−１に試験項目８−ｌのスキヤ
ンアウトデータが入力されている時に試験項目８
−ｌのスキヤンインデータが端子３−２に入力さ
れている。試験項目は次の８−ｌ＋１〜８−ｌ＋
３の間、通常試験が端子３−３〜３−ｎに実行さ
れる。同様に、試験項目８−ｍの時スキヤン試験
が行われ、例えば端子３−２と３−３にスキヤン
アウトデータとスキヤンインデータが入力され
る。上記したようにスキヤンアウトデータとスキ
ヤンインデータとが異なる端子に同時に供給され
試験時間の短縮が図れる。 When performing a shift register scan, the data stored in parallel in the memories 5-1 to 5-3 is converted into serial data by the registers 6-1 to 6-3 and used as scan test data. The inefficiency of conventional testing by sending scan-in data and scan-out data back and forth to one terminal of the logic circuit under test will also be improved. The state is shown in FIG. 3, and the shift register type scan test will be explained, but the address type scan is the same except that it only controls output of data in parallel from the register. Test item 8 is applied when the scan-out data of test item 8-l is input to terminal 3-1 of the logic circuit under test.
-l scan-in data is input to the terminal 3-2. The test items are the following 8-l+1 to 8-l+
3, normal tests are performed on terminals 3-3 to 3-n. Similarly, a scan test is performed for test item 8-m, and scan-out data and scan-in data are input to terminals 3-2 and 3-3, for example. As described above, scan-out data and scan-in data are simultaneously supplied to different terminals, thereby reducing test time.
以上の説明より明らかなように、本発明による
スキヤンシステム試験装置によれば、メモリ量を
減少するとともに、試験時間の図れ且つメモリ使
用効率のよいスキヤンシステム試験装置となり、
論理回路を試験するのに極めて利点の多いものと
なる。 As is clear from the above description, the scan system test device according to the present invention reduces the amount of memory, reduces test time, and has high memory usage efficiency.
This is extremely advantageous for testing logic circuits.
第１図は従来のスキヤンシステム試験装置の模
式図、第２図は本発明による実施例の模式図、第
３図は本発明によるタイムチヤートである。
図において、１−１〜１−４はスキヤンデータ
用メモリ、２−１〜２−３は通常試験データ用メ
モリ、５−１〜５−３は本発明によるメモリ、６
−１〜６−３はレジスタを示す。
FIG. 1 is a schematic diagram of a conventional scan system testing device, FIG. 2 is a schematic diagram of an embodiment according to the present invention, and FIG. 3 is a time chart according to the present invention. In the figure, 1-1 to 1-4 are memories for scan data, 2-1 to 2-3 are memories for normal test data, 5-1 to 5-3 are memories according to the present invention, and 6
-1 to 6-3 indicate registers.
Claims (1)
メモリを具備し被試験論理回路のテストを行う試
験装置において、前記スキヤンデータをスキヤン
インデータとスキヤンアウトデータとデータの比
較禁止可否データとで構成し、前記被試験論理回
路の異なる端子にスキヤンアウトデータとスキヤ
ンインデータとをそれぞれ入力するとともに、前
記通常試験データ用メモリとスキヤンデータ用メ
モリとを一体的に構成することを特徴とするスキ
ヤンシステム試験装置。1. In a test device that is equipped with a memory for scan data and a memory for normal test data and tests a logic circuit under test, the scan data is composed of scan-in data, scan-out data, and whether or not comparison of data is prohibited; 1. A scan system testing apparatus, characterized in that scan-out data and scan-in data are respectively input to different terminals of a logic circuit under test, and the memory for normal test data and the memory for scan data are configured integrally.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187229A JPS57111754A (en) | 1980-12-29 | 1980-12-29 | Scan system testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187229A JPS57111754A (en) | 1980-12-29 | 1980-12-29 | Scan system testing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57111754A JPS57111754A (en) | 1982-07-12 |
| JPS622338B2 true JPS622338B2 (en) | 1987-01-19 |
Family
ID=16202315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55187229A Granted JPS57111754A (en) | 1980-12-29 | 1980-12-29 | Scan system testing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57111754A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075343A (en) * | 1973-10-29 | 1975-06-20 |
-
1980
- 1980-12-29 JP JP55187229A patent/JPS57111754A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075343A (en) * | 1973-10-29 | 1975-06-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57111754A (en) | 1982-07-12 |
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