JPS62231320A

JPS62231320A - 電源回路

Info

Publication number: JPS62231320A
Application number: JP7531386A
Authority: JP
Inventors: Shigekatsu Katayama; 片山　茂勝
Original assignee: Keyence Corp
Current assignee: Keyence Corp
Priority date: 1986-03-31
Filing date: 1986-03-31
Publication date: 1987-10-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は測定器、検出器等の電気機器に用いられる電
源回路に関する。

〔従来の技術〕

従来、このような電源回路として次のような３つの回路
がよく用いられている。まず第１の回路は、第２図に示
すように、入力端子Ｔ１Ｎと出力端子Ｔ。ｕ７間にトラ
ンジスタＴｒｌが接続され、このトランジスタＴｒ＋の
コレクタ・ベース間に抵抗Ｒ１が接続されている。トラ
ンジスタＴｒ＋　のベースには、他端が接地されたツェ
ナーダイオードＺＤが接続されている。

第２の回路は、第３図に示すように、第１の回路と比較
してトランジスタＴｒ＋　と抵抗Ｒ１の構成は同一であ
る。異なるのは、トランジスタＴｒｌ　のベースにエミ
ッタが接地されたトランジスタＴｒ２のコレクタが接続
され、このトランジスタＴｒ、のベースおよび出力端子
Ｔ。Ｕ７間にツェナーダイオードＺＤが接続されるとと
もに、このトランジスタＴｒｚのベースに他端が接地さ
れた抵抗Ｒ２が接続されている点である。

第３の回路は、第４図に示すように、トランジスタＴｒ
＋をＮＰＮ型からＰＮＩ’型１−ランジスタに換えてい
る。一端が入力端子ＴＩＨに接続された抵抗Ｒ、の他端
はトランジスタＴｒ２のベースに接続されるとともに、
トランジスタＴｒ３のコレクタに接続されている。トラ
ンジスタＴｒ２のコレクタは、抵抗Ｒ４を介してトラン
ジスタＴｒ＋　のベースに接続されている。トランジス
タＴｒ３のベースおよび出力端子Ｔ。Ｌｌア間には、抵
抗Ｒ３並びにツェナーダイオードＺＤが接続されている
。このツェナーダイオードＺＤには、第２の回路と同様
に他端が接地された抵抗Ｒ２が接続されている。トラン
ジスタＴｒ２　＋　Ｔｒ３のエミッタは接地されている
。

〔発明が解決しようとする問題点〕

ところがこれら３つの回路には、以下に述べるような問
題点がある。まず、第１の回路（第２図参照）において
入力端子Ｔ１Ｎに印加される入力電圧Ｖ、Ｈが上昇する
と、抵抗Ｒ４を経由して電流がツェナーダイオードＺＤ
に流れ、両端の電圧■２が上昇する。ここにおいて出力
端子Ｔ　ｏ　ｕ　ｔの出力電圧Ｖ。ｕｔは、トランジス
タＴｒｌ　のベース・エミッタ間電圧をＶＢＥとすると
、Ｖ　６ｙ（−Ｖ　Ｚ　　Ｖ　Ｂ！である。ＶＥＥは一定であるので、ツェナーダイオード
ＺＤの両端の電圧■２の」二ｙ１１の結果、出力電圧■
。□が上昇するとともに、出力端子Ｔ　ｏ　ｕ　ｔの出
力電流が一定とすると、入力電圧ＶＩＮの」二界電圧分
だけツェナーダイオードＺＤに電流が流れ、ツェナーダ
イオードＺＤが発熱するという問題点が発生する。

この問題点を解決するために、第２の回路（第３図参照
）が用いられる。この回路は入力電圧変動に強く、かつ
ツェナーダイオードＺＤに流れる電流を一定にする目的
のため、ツェナーダイオードＺＤによるフィードハック
方式を採用している。しかし、検出器、測定器等の常時
正確な基準電圧が要求される技術分野においては、この
回路では次のような問題点がある。

通常、この技術分野では１０■〜２４Ｖ程度の入力電圧
■、８が多用される。入力電圧ＶＩＮが下限値の１０Ｖ
の場合を想定する。抵抗Ｒ１による電圧降下およびトラ
ンジスタＴｒ＋のベース・エミッタ間電圧■８，１を０
．６Ｖとすると、出力電圧■。、は、１Ｏ−（０，６＋
０．６）＝　８．８Ｖとなる。したがって、ツェナーダ
イオードＺＤの両端の電圧■２は、トランジスタＴｒ２
のベース・エミッタ間電圧Ｖ、Ｅ２を０゜６■とすると
、 ’Ｊ　ｏｕｔ　−Ｖ　２　＋　Ｖ　ＢＨ３より、Ｖ２　＝Ｖｏｕｔ　　ＶＩＩＥ２　＝８．８　０．６　
＝　８．２Ｖとなる。出力端子Ｔ。ｕｔに流れる出力電
流を１００ｍＡにするためには、トランジスタＴｒ＋　
の増幅率り７．を１００とすると、ベース電流を１ｍＡ
流さなければならない。この場合、抵抗Ｒ１による電圧
降下が０．６ｖであるので、抵抗Ｒ１は最小６００Ωの
抵抗値を選択できる。

次に、入力電圧ＶＩＮが上限値の２４Ｖの場合を想定す
る。抵抗Ｒ１に流れる電流ＴＲＩは、前述のように、抵
抗Ｒ１の抵抗値が６００Ω＋ＶＩＮが２４■。

Ｖ　ｏｕｔが８．８Ｖ、　ＶＢＥＩが０．６Ｖであルノ
テ、Ｉ　Ｒ１−Ｖ　ＩＮ　　Ｖｏｕｔ　　ＶＩＥＩ　／
　Ｒ＋−２４−８，８−０，６／　６００＝２４．３ｍＡとなる。前述のように、トランジスタＴｒ＋　のベース
電流は１ｍＡであるから、入力電圧■、がＩＯＶがら２
４Ｖに変化すると、２３．３ｍＡの電流が無為に流れ消
費電力の無駄な増加を招来する。また、トランジスタＴ
ｒ＋にＮＰＮ型トランジスタを用いているので、コレク
タ・エミッタ間電圧に１．２Ｖ必要となり、出力電圧■
。ｕｔＯ値をこの分だけ大きくすることができない。

これら問題点を解決するために考案されたのが、第３の
回路（第４図参照）である。第２の回路のトランジスタ
ＴｒｌをＮＰＮ型からＰＮＰ型トランジスタに換え、出
力電圧Ｖ。ｕｔおよび抵抗Ｒ，の抵抗値の増大化を企図
している。すなわち、ＰＮＰ型トランジスタのコレクタ
・エミッタ間電圧は最大でも０．３Ｖであり、ＮＰＮ型
トランジスタと比較して約０．９Ｖ少ない。したがって
、前述のように入力電圧■、をＩＯＶと想定すると、１
０−０．３　＝　９．７Ｖの出力電圧■。、が得られる
。同様に出力電流Ｉ。ｕｔを１００ｍＡにするためには
、トランジスタＴｒ’＋、トランジスタＴｒの増幅率ｈ
ｆｏを特徴とする特許第２の回路と比較してベース電流
はｌ　／１０００１０μ八で良い。したがって、抵抗Ｒ
５の抵抗値Ｒは、Ｒ−Ｖ　ＩＮ　　Ｖ　ＢＥ２　／　１
Ｏ−５＝１０−０．６　／１０−！′＝９４０にΩとな
り、相当に大きな抵抗値を選択できる。

この場合に入力電圧ＶＩＮを２４Ｖに変更すると、抵抗
Ｒ１に流れる電流ＩＲＩは２４．３μ八となる。第２の
回路と比較すると、無為に流れる２３．３ｍＡの電流が
僅か２４．３μＡの電流で済み消費電力の低減化がなさ
れる。しかし、この第３の回路はトランジスタ３個、抵
抗４個およびツェナーダイオードが１個というように部
品点数が多く、電源回路の小型化ができないという問題
点がある。この問題点は近来とみに小型化が推進されつ
つある、測定器。

検出器の分野においては特に大きな問題点となる。

この発明は、所定の入力端子が変動しても出力電圧が一
定に維持されるとともに、部品点数および消費電力が少
なく、かつ出力電圧を大きくし得る電源回路を提供する
ことを目的とする。

〔問題点を解決するための手段〕

上記問題点を解決し、この目的を達成するだめの具体的
手段は、入力端子と出力端子間に接続されたトランジス
タと、ドレインがこのトランジスタのベースに接続され
るとともにソースに抵抗が接続された電界効果トランジ
スタと、前記出力端子とこの電界効果トランジスタのソ
ース間に接続された電圧検知素子を具備し、かつ、前記
入力端子に印加される所定電圧が変化しても前記出力端
子に印加される電圧が一定であるとともに、この出力端
子の電圧が常時一定になるように電源回路を構成したこ
とである。

〔作　　用〕

この発明の作用を以下説明する。入力端子に電圧を印加
すると瞬間的には抵抗の両端の電圧降下はゼロである。

したがって、電界効果トランジスタ（以下ＰＥＴと言う
）のゲート・ソース間電圧もゼロであり、ＦＥＴは動作
状態にある。そしてトランジスタは順方向にバイアスさ
れ、オン状態に移行する。この結果出力端子に電圧が発
生し、ツェナーダイオードの両端の電圧がツェナー電圧
を越えると、ツェナーダイオードはオン状態になり抵抗
に電流を流す。抵抗の両端に電圧が発生するので、ドレ
イン電流が減少し、それゆえトランジスタのベース電流
も減少する。このベース電流で制御される電流が出力端
子に流れ、その結果出力端子には一定の電圧が常時印加
される。

この状態において、出力端子の電圧（以下、出力電圧と
言う）が負荷変動等により上昇すると、ツェナーダイオ
ードに流れる電流が増加し、これに伴い抵抗の両端の電
圧が上昇する。それゆえドレイン電流が減少し、出力端
子に流れる電流を減少させる。その結果、出力電圧は一
定に維持される。

また、反対に出力電圧が下降すると、ツェナーダイオー
ドに流れる電流が減少し、これに伴い抵抗の両端の電圧
が下降する。それゆえドレイン電流が増加し、出力端子
に流れる電流を増加させる。

その結果、前記一定の出力電圧に維持される。したがっ
て、負荷変動等により出力電圧が変化しても、即時に一
定の出力電圧を維持するように機能する。

〔実　施　例〕

この発明を、以下１実施例に基づいて詳細に説明する。

なお、従来例と同一部分は同一記号を付しその説明を簡
略化する。

第１図に示すように、トランジスタＴｒのエミッタが入
力端子Ｔ１Ｎに接続されるとともに、コレクタが出力端
子Ｔ。ＩＩＴに接続されている。このトランジスタＴｒ
のベースにはＦＥＴのドレインが接続されている。この
ＦＥＴのソースには他端が接地された抵抗Ｒが接続され
、ゲートは接地されている。

ソースと出力端子Ｔ。む７間にツェナーダイオ−１゛Ｚ
Ｄが接続されている。

このような構成であるので電源回路に電源を投入すると
、前述したように、入力端子Ｔ、ｌＩに電圧ＶＩＮが印
加されるが、瞬間的には抵抗Ｒの両端の電圧降下■、は
ゼロである。したがって、ＦＥＴのゲート・ソース間電
圧■。、もゼロであり、’ＦＥＴは動作状態にある。そ
してトランジスタＴｒは順方向にバイアスされ、オン状
態に移行する。この結果出力端子Ｔ。ＬＩＴに電圧が発
生し、ツェナーダイオードＺＤの両端の電圧■２がツェ
ナー電圧を越えると、ツェナーダイオードＺＤはオン状
態になり抵抗Ｒに電流を流す。抵抗Ｒの両端に電圧■、
が発生するため、ＦＥＴにゲート・ソース間電圧Ｖ　６
３が生じる。それゆえドレイン電流が減少し、トランジ
スタＴｒのベース電流も減少する。このベース電流で規
制される電流が出力端子Ｔ。ｕ７に流れ、その結果出力
端子Ｔ。Ｕ、には一定の電圧■。Ｕ、が印加される。

この場合に、出力電圧Ｖ。Ｕ７が負荷変動等により上昇
すると、ツェナーダイオードＺＤに流れる電流が増加し
、これに伴いＰＵＴのゲート・ソース間電圧■６．が上
昇する。それゆえドレイン電流が減少し、出力端子Ｔ。

Ｕ７に流れる電流を減少させる。

その結果、出力電圧は前記一定電圧■。ＵＴを維持する
。

また、反対に出力電圧Ｖ。ＬＩＴが下降すると、ツェナ
ーダイオードＺＤに流れる電流が減少し、これに伴いＰ
ＥＴのゲート・ソース間電圧ＶＧＳが下降する。それゆ
えｉ゛レイン電流増加し、出力端子ＴＯＩＩ丁に流れる
電流を増加させる。その結果、出力電圧は前記一定電圧
Ｖ。ｕ７を維持する。したがって、負荷変動等により出
力電圧■。０アが変化しても、即時に一定の出力電圧■
。１１．を維持するように機能する。

この実施例においては、電圧検知素子としてツェナーダ
イオードＺＤを用いたが、代わりに抵抗を用いても良い
。ただし、ツェナーダイオードＺＤは一定電圧（ツェナ
ー電圧）にならない限り動作しないが、抵抗は一定電圧
以下でもそれに応じた電流を流すので、ツェナーダイオ
ードＺＤと比較し出力電圧Ｖ。ｕｌの安定性が若干劣る
。

〔発明の効果〕

以上の説明から明らかなように、この発明は、入力端子
と出力端子間に接続されたトランジスタと、ドレインが
このトランジスタのベースに接続されるとともにソース
に抵抗が接続された電界効果トランジスタと、前記出力
端子とこの電界効果トランジスタのソース間に接続され
た電圧検知素子を具備し、かつ、前記入力端子に印加さ
れる所定電圧が変化しても前記出力端子に印加される電
圧が一定であるとともに、この出力端子の電圧が常時一
定になるように電源回路を構成したので、部品点数の減
少ができ、したがって、原価低減および電源回路の小型
化を達成できる。

【図面の簡単な説明】

第１図はこの発明にかかる電源回路の１実施例の回路図
、第２図ないし第４図は従来例の回路図である。ＴＩＮ・・・入力端子、Ｔｏｕｒ・・・出力端子、Ｔｒ
・・・トランジスタ、ＦＥＴ・・・電界効果トランジス
タ、ＺＤ・・・ツェナーダイオード（電圧検知素子）。特許出願人　　リード電機株式会社第４図ＴＩＮ　　　Ｔｒｌ１Ｒ４ｒＴ。ＴａＪＴＴ３旨腎斗

Claims

【特許請求の範囲】

（１）入力端子と出力端子間に接続されたトランジスタ
と、ドレインがこのトランジスタのベースに接続されるとと
もにソースに抵抗が接続された電界効果トランジスタと
、前記出力端子とこの電界効果トランジスタのソース間に
接続された電圧検知素子を具備し、かつ、前記入力端子
に印加される所定電圧が変化しても前記出力端子に印加
される電圧が一定であるとともに、この出力端子の電圧
が常時一定であることを特徴とする電源回路。