JPS62222663A - 半導体基板内の異なつた不純物濃度の領域を分離する方法 - Google Patents

半導体基板内の異なつた不純物濃度の領域を分離する方法

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JPS62222663A
JPS62222663A JP61300188A JP30018886A JPS62222663A JP S62222663 A JPS62222663 A JP S62222663A JP 61300188 A JP61300188 A JP 61300188A JP 30018886 A JP30018886 A JP 30018886A JP S62222663 A JPS62222663 A JP S62222663A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はモノリシック集積回路の製造に関するものであ
って、更に詳細には、例えばＣＭＯＳトランジスタ回路
内の基板とウェルの如き異なった不純物濃度の隣接する
区域を分離させる技術に関するものである。
基板上の異なった不純物濃度の隣接する活性区域を分離
させる為に、それらの間に酸化物又はドープしていない
ポリシリコン等の絶縁性物質のバリアを設けることが一
般的である。例えば、ＣＭＯＳトランジスタ回路におい
て、典型的にはｎ型本体内に拡散されるｐ型ウェルの周
りに酸化物バリアを設けて、該ウェル内に形成されるＮ
ＭＯＳトランジスタを該本体内の相補的ＰＭＯＳトラン
ジスタから効果的に分離させ、その際にラッチアップを
防止する。このバリアの存在の為に、基板上で２つの相
補的トランジスタを互いに近接させて位置させることが
可能となり、その際に集積回路チップ上のトランジスタ
の集積密度を増加させることが可能である。
従来、ウェルを形成する為の基板のドーピング及びウェ
ルの周りのバリアの形成は別々の処理ステップで行われ
、それは夫々ウェル及びバリアを画定する為に異なった
ホトマスクを使用していた。
ウェルに対するバリアの関係の為に、基板内にこれらの
隣接区域を形成する為に使用されるこれらの２つのマス
クは必ず互いに整合されねばならなかった。
集積回路チップの製造において複数個の整合したマスク
を使用することの必要性は好ましくない。
何故ならば、それはマスク自身のコストのみならず付加
的な処理ステップが加わるので、エキストラな処理コス
トが必要となるからである。更に、これらのマスクに必
要と去れる公差の為に、シリコンウェハの表面上の区域
の成る量はこの様な公差の為に割り当てねばならず、そ
の際に例えばトランジスタ等のデバイスのチップ上の集
積密度を減少させる。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、チップ上の隣接する
活性及び分離領域を画定する為に別々の整合されるマス
クの必要性を取り除いた集積回路の新規な製造方法を提
供することである。
本発明の更に別の目的とするところは、ウェル注入部と
分離領域とを同一のマスクを使用して形成し従って互い
に自己整合されているＣＭＯ８回路の新規な製造方法を
提供することである。
本発明の更に別の目的とするところは、従来の処理技術
で得られるものよりも密度の高いＣＭＯ８回路を製造す
ることの可能な新規な方法を提供することである。
本発明に拠れば、本発明の目的及び利点は、活性区域及
びその区域を取り囲む分離境界領域を画定する為に単一
のマスクのみを使用することによって達成される。基板
上にポリシリコン又はその他のマスキング物質の層を設
は且つ適宜エッチングしてそれを介して不純物を基板内
に注入させて活性区域を形成する為の開口を設けた後に
、該開口の端部に酸化物壁を形成する。ついで、残存す
るマスキング物質を除去し且つホトレジストを基板上及
び酸化物壁の周りに位置させる。該酸化物壁を除去し、
該ホトレジスト物質内に凹所を形成する。該ホトレジス
ト内の凹所の下側の区域において該基板内に溝をエッチ
ング形成し１次いで絶縁性物質で充填して活性領域の境
界を確立する。
従って、基板と比較的平担な表面を持っており且っ異な
った不純物濃度の隣接する区域間に深い分離バリアを形
成する絶縁性バリアを別々で整合されるマスクを必要と
すること無しに形成させることが可能である。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
以下の本発明の好適実施例の説明において、特にＣＭＯ
５回路を製造する場合に付いて言及する。
然し乍ら、当業者等に明らかな如く、本発明の原理の実
際的な適用なこの様な場合にのみ限定されるべきもので
はない、むしろ、本発明は集積回路チップ内の異なった
不純物濃度の２つの隣接する領域の間に自己整合したバ
リアを形成する為に使用することが可能である。
本発明を適用することの可能な特定の技術に関して説明
すると、相補的金属−酸化物一半導体（０ＭＯ３）回路
はトランジスタ対から構成されており、各対における２
つのトランジスタは反対の導電型であるが同一の半導体
基板上に形成されている。第１Ａ図に示した構成を提供
する為に。
例えばＰＭＯＳトランジスタ等のトランジスタの１つの
ソース及びドレイン電極Ｓ工及びＤｌは、該基板の２つ
の領域１２内にｐ型不純物を注入させることによってｎ
型基板１０内に直接に形成される。
例えばＮＭＯＳトランジスタ等の相補型対の他方のトラ
ンジスタを形成する為に、ｐ型領域乃至はウェル１４を
基板１０内に形成する。次いで、この第２トランジスタ
のソース及びドレイン電極Ｓ２及びＤ２は、該ウェルの
２つの領域１６内にｎ型不純物を注入することによって
形成することが可能である０図示した如く基板を適宜ド
ープした後に、酸化物層１８を基板上に成長させる。該
酸化物層内に孔を穿設し、該ソース及びドレイン電極の
各々への接続を設け、且つアルミニウム又はその他の適
宜の導電性物質からなる層２０を使用して、該２つのト
ランジスタのゲート電極Ｇ１及びＧ２を形成するのみな
らず、これらのへのコンタクトを確立する。該２つのト
ランジスタのゲー１−及びドレイン電極が夫々共に接続
されると、第１Ｂ図に概略示した如く、ＣＭＯＳインバ
ータ回路が形成される。
前述した如く、２つのトランジスタのラッチアップを防
止し且つより高い集積密度を得る為に。
ｐ型にドープしたウェルの周りにバリアリングを設ける
ことが一般的になされている０本発明に拠れば、このバ
リアリングはｐウェルに関して自己整合されており、即
ちバリアリング及びウェルを別々に形成する為に異なっ
たマスクは必要とされない、むしろ、それらは同一のマ
スクを使用して形成される１本発明に基づいてこの様な
自己整合したバリアリングを製造するステップは第２図
乃至第１１図に示しである。
第２図を参照すると、基板内にｐドープしたウェルを形
成する為に、ポリシリコン又はその他の適宜の物質から
なる層２２を基板１ｏ上に設ける。
基板の成る区域内における酸化物の不所望の成長を防止
する為に、公知の如く、窒化シリコンの層２４を最初に
付着形成させることが可能である。
次いで、ポリシリコンマスキング層２２をエッチングし
て、第３図に示した如く、アクセプタウエルを形成すべ
き領域内に開口２６を形成する。
ボロンの如き任意の適宜のドナー不純物を、任意の従来
技術を使用して、該ポリシリコンマスク２２内に画定し
た開口２６を介して該基板内に注入して、ｐ型ウェル１
４を形成する。
該ポリシリコンマスクを未だそのままの位置において、
第４図に示した如く、全構成体上に酸化物層２８を成長
させて、該ポリシリコンマスク及び該マスク内の開口を
介して露出された窒化物層２４の部分を被覆する。この
酸化物層を非等方的にエッチして大略水平に配設された
部分を除去し且つその際にポリシリコン暦２２の上表面
且つ窒化物層２４の以前に露出した部分の殆どを露出さ
せる。然し乍ら、ポリシリコン層内の開口の端部を被覆
する酸化物層の垂直に配向した部分は残存して、第５図
に示した如く、この開口の境界の周りに直立する壁３０
を形成する。次いで、ポリシリコンマスキング層２２の
残部を除去し、従って第６図に示した如く、直立する酸
化物壁３０のみが残存する。
次いで、第７図を参照すると、構成体全体上に適宜のホ
トレジスト物質からなる層３２を酸化物壁３０の高さと
等しいか又は超える高さへ付着させる。マスキング層３
２を形成する為に、ホトレジストの代わりに、シリコン
及び酸化物エッチャントの両方に対して耐性のある任意
のその他の物質を使用することが可能である。次いで、
この層をエッチバックし、酸化物層の頂部を露出させる
。
二酸化シリコンに対する高い選択性を持ったエッチング
プロセスを使用して、該壁をエッチングして、第８図に
示した如く、ホトレジスト物質内に凹所３４を形成する
。次いで、反応性イオンエッチングを使用して、窒化物
層を介し且つシリコン基板内へ好ましくはｐウェル注入
１４の深さよりも多少大きな深さへ溝を刻設する。
第１０図を参照すると、溝１ｏを酸化物又はその他の絶
縁性物質３８で充填する。該溝の充填はシリコン基板か
ら酸化物を成長させることによって又は酸化物又はポリ
シリコン物質を該溝内に付着させることによって、少な
くとも窒化物層２４の高さと等しい高さへ行うことが可
能である。次いで、ホトレジスト層３２を除去し、且つ
窒化物層をエッチング除去してシリコン基板の表面を露
出させる。第１１図から理解される如＜、ｐウェル注入
１４の周りに設けられる絶縁性バリアはシリコン基板と
実質的に同一面である。
次いで、残りの注入を行って２つの相補的トランジスタ
のソース及びドレイン電極を形成し、且つ酸化物及びメ
タリゼーション層を設けて、第１Ａ図に示した如き構成
とさせることが可能である。
前述した如く１本発明は、複数個のマスキングステップ
に対する必要性無しに異なった不純物濃度の隣接する区
域を互いに分離させる方法を提供するものである。基本
的に、不純物濃度の区域の１つを形成する為に使用した
同一のマスクは、この領域を取り囲む分離バリアの外側
境界を画定する。従って、領域及びバリアは互いに自己
整合されている。この利点は別々に整合したマスクに対
する必要性を除去し且つ、シリコン基板の成る部分を整
合公差の為に割り当てる必要が取り除かれているので、
従来得られるものよりも一層高い集積密度で基板上にト
ランジスタを形成することを可能とする。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、特に
ＣＭＯＳ回路の形成に関して説明したが、本発明はその
他の集積回路技術へ適用することが可能である。
４、発明の詳細な説明 第１Ａ図及び第１Ｂ図は夫々ＣＭＯＳインバータ回路の
概略断面図及び概略回路図、第２図乃至第１１図は別々
の整合されるマスクを必要とすること無しにＣＭＯＳ回
路においてウェルと基板との間に酸化物バリアを形成す
る為に使用されるステップを示した各概略断面図、であ
る。
（符号の説明） １０：基板 １２．１６：注入領域 １４：ウェル １８二酸化物層 ２０ニアルミニウム層 ２２：ポリシリコン層 ２４：窒化シリコン層 ２６：開口 ３０：酸化物壁 ３２：ホトレジスト物質 ３４：凹所 ３６：溝 ３８：絶ａ層 特許出願人　　　　フェアチャイルド　セミコンダクタ
　コーポレーショ ン ｎ　　　　　　　　、Ｊ＝　　　ｍ　　　エ　　、′・
・：１．ご′・１・！ｆ′・） 図面の浄上（内容に変更なし） ＩＱ　ＩＢ 手続補正書防幻 昭和６２年４月１４日 特許庁長官　　黒　１）明　雄　殿 、事件の表示　　　昭和６１年　特　許　願　第、３０
０１８８号、補正をする者 事件との関係　　　特許出願人 、代理人 １−１１−−一 、補正命令の日付

Claims (1)

  1. 【特許請求の範囲】 １、隣接区域から基板内の所定の領域を分離する方法に
    おいて、前記基板をマスキング物質からなる第１層でコ
    ーティングし且つ前記領域の位置に積層する前記マスキ
    ング物質を除去してその際に前記マスキング物質内に開
    口を形成し、前記開口の境界に沿って酸化物壁を形成し
    、前記マスキング物質からなる第１層を除去し、前記基
    板上及び前記酸化物壁の頂部が露出される様に前記壁の
    周りにマスキング物質からなる第２層を設け、前記酸化
    物壁を除去してその際に前記酸化物壁の位置に前記マス
    キング物質からなる第２層内に凹所を形成し、前記相補
    的凹所の下側の前記基板の部分を除去してその際に前記
    基板内に溝を形成し、前記溝を絶縁性物質で充填する、
    上記各ステップを有することを特徴とする方法。 ２、特許請求の範囲第１項において、前記マスキング物
    質からなる第１層はポリシリコンを有していることを特
    徴とする方法。 ３、特許請求の範囲第２項において、前記基板を前記マ
    スキング物質からなる第１層でコーティングするステッ
    プの前に前記基板上に窒化物層を設けるステップを有す
    ることを特徴とする方法。 ４、特許請求の範囲第１項において、前記酸化物壁を形
    成するステップは、前記マスキング物質からなる第１層
    及び前記開口を介して露出された基板の部分を酸化物物
    質層でコーティングし、且つ前記酸化物層を非等方的に
    エッチングして前記開口の境界に隣接して残存する壁を
    残存させることを特徴とする方法。 ５、特許請求の範囲第１項において、前記第１層内に開
    口を形成した後に前記領域を不純物でドープすることを
    特徴とする方法。 ６、特許請求の範囲第１項において、前記マスキング物
    質からなる第２層がホトレジストを有していることを特
    徴とする方法。 ７、ＣＭＯＳ集積回路の製造において、複数個のマスク
    を必要とすること無しに基板内に分離されたウェルを形
    成する方法において、１導電型の基板をマスキング物質
    からなる第１層でコーティングし、前記マスキング物質
    から成る層内に開口を形成し、前記開口を介して前記基
    板内に反対導電型の不純物を注入し、前記マスキング物
    質層及び前記開口を酸化物層でコーティングし、前記酸
    化物層を非等方的にエッチングして前記開口の境界を除
    いて前記酸化物層を前記マスキング層及び前記開口から
    除去し、前記マスキング層を除去し、前記基板をマスキ
    ング物質からなる第２層でコーティングし、前記非等方
    性エッチングステップの後に残存した酸化物層部分を除
    去してその際に前記第２マスキング層内に開口を形成し
    、前記第２マスキング層内の前記開口下側の前記基板内
    に溝をエッチング形成し、前記溝を絶縁性物質で充填す
    る、上記各ステップを有することを特徴とする方法。 ８、特許請求の範囲第７項において、前記マスキング物
    質からなる第１層はポリシリコンを有していることを特
    徴とする方法。 ９、特許請求の範囲第７項において、前記基板をマスキ
    ング物質からなる第２層でコーティングするステップは
    、前記基板及び残存する酸化物上にホトレジストを付着
    させ且つ前記残存する酸化物の頂部が露出される迄前記
    ホトレジストのいくらかを除去することを特徴とする方
    法。 １０、特許請求の範囲第７項において、前記絶縁性物質
    は酸化物を有していることを特徴とする方法。 １１、特許請求の範囲第７項において、前記絶縁性物質
    はポリシリコンを有していることを特徴とする方法。
JP61300188A 1985-12-18 1986-12-18 半導体基板内の異なつた不純物濃度の領域を分離する方法 Pending JPS62222663A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US81095685A 1985-12-18 1985-12-18
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JP (1) JPS62222663A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63284832A (ja) * 1987-04-30 1988-11-22 インターナショナル・ビジネス・マシーンズ・コーポレーション トレンチ分離構造を注入領域に自己整合させる方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4331708A (en) * 1980-11-04 1982-05-25 Texas Instruments Incorporated Method of fabricating narrow deep grooves in silicon
EP0104765B1 (en) * 1982-08-24 1989-06-21 Nippon Telegraph And Telephone Corporation Substrate structure of semiconductor device and method of manufacturing the same
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
JPS60244043A (ja) * 1984-05-17 1985-12-03 Toshiba Corp 相補型半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63284832A (ja) * 1987-04-30 1988-11-22 インターナショナル・ビジネス・マシーンズ・コーポレーション トレンチ分離構造を注入領域に自己整合させる方法

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EP0226517A3 (en) 1989-10-18
EP0226517A2 (en) 1987-06-24

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