JPS62221049A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS62221049A JPS62221049A JP61064362A JP6436286A JPS62221049A JP S62221049 A JPS62221049 A JP S62221049A JP 61064362 A JP61064362 A JP 61064362A JP 6436286 A JP6436286 A JP 6436286A JP S62221049 A JPS62221049 A JP S62221049A
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- JP
- Japan
- Prior art keywords
- address
- memory
- data
- signal
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリアクセス方式に関する。
従来の間接アドレッシングモードのメモリアクセス方式
においては、まず中央処理装置（以下ＣＰＵという）か
らバスを介してアドレスデータをアドレス変換部に送＃
）（以下萄想アドレスによる場合について説明する）変
換されたアドレスをメモリに入力し、これよシ読出され
たデータをバスを介してＣＰＵに転送する。次ＫＣＰＵ
はメモリよシ送られてきたデータをアドレスデータとし
てバスを通してアドレス変換部に送る。そこで変換され
たアドレスをメモリに送シ、読出されたデ−夕をオペラ
ンドとしてバスを通してＣＰＵに送っていた。
においては、まず中央処理装置（以下ＣＰＵという）か
らバスを介してアドレスデータをアドレス変換部に送＃
）（以下萄想アドレスによる場合について説明する）変
換されたアドレスをメモリに入力し、これよシ読出され
たデータをバスを介してＣＰＵに転送する。次ＫＣＰＵ
はメモリよシ送られてきたデータをアドレスデータとし
てバスを通してアドレス変換部に送る。そこで変換され
たアドレスをメモリに送シ、読出されたデ−夕をオペラ
ンドとしてバスを通してＣＰＵに送っていた。
上述した従来のメモリアクセス方式においては、１回目
のメモリアクセスにより読出されたオペランドアドレス
を一度ＣＰＵＫ送シ、それから再度メモリアクセスして
いるのでオペランドアクセスのスピードが遅くなるとい
う欠点がある。
のメモリアクセスにより読出されたオペランドアドレス
を一度ＣＰＵＫ送シ、それから再度メモリアクセスして
いるのでオペランドアクセスのスピードが遅くなるとい
う欠点がある。
本発明の方式は、データを記憶するメモリと、選択信号
が２値論理の一方の値のときにはバスから供給されるア
ドレスデータを選択し、前記２値論理が他方の値のとき
には前記メモリから供給されるアドレスデータを選択し
前記メモリに供給するアドレス選択手段と、供給される
命令が間接アドレスメモリリードを行なう命令であると
きにこれを検出し間接アドレスモード信号を発生する命
令デコード手段と、前記間接アドレスモード信号と中央
処理装置のバスイネーブル信号とから前記選択信号を発
生する信号発生手段とを含んで構成される。
が２値論理の一方の値のときにはバスから供給されるア
ドレスデータを選択し、前記２値論理が他方の値のとき
には前記メモリから供給されるアドレスデータを選択し
前記メモリに供給するアドレス選択手段と、供給される
命令が間接アドレスメモリリードを行なう命令であると
きにこれを検出し間接アドレスモード信号を発生する命
令デコード手段と、前記間接アドレスモード信号と中央
処理装置のバスイネーブル信号とから前記選択信号を発
生する信号発生手段とを含んで構成される。
次に、本発明について図面を用いて説明する。
第１図は本発明の一実施例を示すブロック図である。１
はＣＰＵでメモリアクセスに必要なアドレスを出力する
。１０はアドレスセレクタで外部バスからのアドレス入
力とメモリ１３からのアドレス入力とのいずれかを選択
する。選択信号３３が論理“θ″のときはバス２０から
の信号を選択し、論理“１”のときにはレジスタ１４の
出力信号であるメモリ１３からのアドレス入力を選択す
る＠１１はアドレス変換用ランダムアクセスメモリ（以
下ＲＡＭという）である。１２はアドレス変換用ＲＡＭ
１ｌにより変換されたアドレスを一時格納するレジスタ
である。１３はレジスｊ１１２の出力のアドレスを入力
とし、対応するデータを出力するメモリである。１４は
メモリ１３の出力を一時格納するレジスタである。１５
はアンドゲート１８にＣＰＵＩのバスイネーブル信号の
反転した信号を送る制御回路である。１６は現在実行中
の命令を保持する命令レジスタである。１７は命令レジ
スタ１６に保持されている命令をデコードし、間接アド
レスメモリリードを行なうことを示す間接アドレスモー
ド信号を出力する命令デコーダである。１８は制御回路
１５よ多出力されるＣＰＵバスイネーブル信号の反転し
た信号と命令デコーダ１７から出力される間接アドレス
セード信号との論理積をとシ、アドレスセレクタ１０に
選択信号３３を出力するアンドゲートである。２０は外
部バスでＣＰＵ１とメモリ１３とをつないでいる。
はＣＰＵでメモリアクセスに必要なアドレスを出力する
。１０はアドレスセレクタで外部バスからのアドレス入
力とメモリ１３からのアドレス入力とのいずれかを選択
する。選択信号３３が論理“θ″のときはバス２０から
の信号を選択し、論理“１”のときにはレジスタ１４の
出力信号であるメモリ１３からのアドレス入力を選択す
る＠１１はアドレス変換用ランダムアクセスメモリ（以
下ＲＡＭという）である。１２はアドレス変換用ＲＡＭ
１ｌにより変換されたアドレスを一時格納するレジスタ
である。１３はレジスｊ１１２の出力のアドレスを入力
とし、対応するデータを出力するメモリである。１４は
メモリ１３の出力を一時格納するレジスタである。１５
はアンドゲート１８にＣＰＵＩのバスイネーブル信号の
反転した信号を送る制御回路である。１６は現在実行中
の命令を保持する命令レジスタである。１７は命令レジ
スタ１６に保持されている命令をデコードし、間接アド
レスメモリリードを行なうことを示す間接アドレスモー
ド信号を出力する命令デコーダである。１８は制御回路
１５よ多出力されるＣＰＵバスイネーブル信号の反転し
た信号と命令デコーダ１７から出力される間接アドレス
セード信号との論理積をとシ、アドレスセレクタ１０に
選択信号３３を出力するアンドゲートである。２０は外
部バスでＣＰＵ１とメモリ１３とをつないでいる。
次に第１図のブロック図の動作を第２図のタイムチャー
トを参照して説明する。
トを参照して説明する。
第１図でＣＰＵＩがメモリ間接アドレッシングモードの
メモリアクセスを行なうとき、まず、ＣＰＵバスイネー
ブル信号を“１”とし、外部バス２０にアドレスＡＩを
出力し、アドレスセレクタ１０に送る。このＣＰＵバス
イネーブル信号はＣＰＵＩよシ外部バスにアドレスＡ１
を出力することを許可する公知の信号で、本実施例では
第２図に示すように基本クロックの１周期分たけイネー
ブル状態にするものとする。ここで命令レジスタ１６に
格納されている命令は間接アドレスモードの命令なので
、信号線３０を通して命令デコーダ１７に送られ、デコ
ードされ間接アドレスモード信号３１は“１″となって
いる。しかし、制御回路１５かも出力されるバスイネー
ブル信号の反転した信号は“ＯＮガので、アンドゲート
１８の出力である選択信号３３は“０”′となシ、外部
バスよシ送られてきたアドレスＡ１ｔ−アドレス変換用
Ｒ，Ａ Ｍ １１に送るようアドレスセレクタ１０を制
御する。アドレス変換されたアドレスＡ、は信号［２１
を通シ、第２図の時刻ｔ２のタイミングでレジスタ１２
に一時格納され、さらに信号線２２を通ル、メモリ１３
に送られる。メモリ１３よシ読出されたデータＡ、は信
号線２３′ｔ−通り、第２因の時刻ｔ３のタイミングで
レジスタ１４に一時格納され、さらに信号線２４を通シ
、アドレスセレクタ１０に送られる。
メモリアクセスを行なうとき、まず、ＣＰＵバスイネー
ブル信号を“１”とし、外部バス２０にアドレスＡＩを
出力し、アドレスセレクタ１０に送る。このＣＰＵバス
イネーブル信号はＣＰＵＩよシ外部バスにアドレスＡ１
を出力することを許可する公知の信号で、本実施例では
第２図に示すように基本クロックの１周期分たけイネー
ブル状態にするものとする。ここで命令レジスタ１６に
格納されている命令は間接アドレスモードの命令なので
、信号線３０を通して命令デコーダ１７に送られ、デコ
ードされ間接アドレスモード信号３１は“１″となって
いる。しかし、制御回路１５かも出力されるバスイネー
ブル信号の反転した信号は“ＯＮガので、アンドゲート
１８の出力である選択信号３３は“０”′となシ、外部
バスよシ送られてきたアドレスＡ１ｔ−アドレス変換用
Ｒ，Ａ Ｍ １１に送るようアドレスセレクタ１０を制
御する。アドレス変換されたアドレスＡ、は信号［２１
を通シ、第２図の時刻ｔ２のタイミングでレジスタ１２
に一時格納され、さらに信号線２２を通ル、メモリ１３
に送られる。メモリ１３よシ読出されたデータＡ、は信
号線２３′ｔ−通り、第２因の時刻ｔ３のタイミングで
レジスタ１４に一時格納され、さらに信号線２４を通シ
、アドレスセレクタ１０に送られる。
ここで制御回路１５から信号線３２を通して送られるＣ
ＰＵバスイネーブル信号の反転した信号は第２図の時刻
ｔ１からｔ２の１周期の間しか“０″となっておらず、
時刻ｔ２以降のタイミングでは“１”となりている。よ
って、アンドゲート１８の出力である選択信号３３は“
１″となり、アドレスセレクタ１０にメモリ１３からの
データ出力を選択するよう制御する。アドレスセレクタ
１０により選択されたメモリ出力データんはアドレス変
換用ＲＡＭ１１に送られる。アドレス変換されたメモリ
からのデータんは信号線２１を通り、第２図の時刻ｔ４
のタイミングでレジスタ１２により一時格納され、信号
線２２を通りてメモリ１３に送られる。このときにメモ
リ１３よシ読出されたデータがオペランドデータＤで信
号ＩＩａ２３を通シ、第２図の時刻ｔｓのタイミングで
レジスタ１４に一時格納され、信号線２４を通って外部
バスに送られ、外部バスにのせられたデータをＣＰＵ１
が受取る。
ＰＵバスイネーブル信号の反転した信号は第２図の時刻
ｔ１からｔ２の１周期の間しか“０″となっておらず、
時刻ｔ２以降のタイミングでは“１”となりている。よ
って、アンドゲート１８の出力である選択信号３３は“
１″となり、アドレスセレクタ１０にメモリ１３からの
データ出力を選択するよう制御する。アドレスセレクタ
１０により選択されたメモリ出力データんはアドレス変
換用ＲＡＭ１１に送られる。アドレス変換されたメモリ
からのデータんは信号線２１を通り、第２図の時刻ｔ４
のタイミングでレジスタ１２により一時格納され、信号
線２２を通りてメモリ１３に送られる。このときにメモ
リ１３よシ読出されたデータがオペランドデータＤで信
号ＩＩａ２３を通シ、第２図の時刻ｔｓのタイミングで
レジスタ１４に一時格納され、信号線２４を通って外部
バスに送られ、外部バスにのせられたデータをＣＰＵ１
が受取る。
このようにして本実施例ではメモリよシ読出されたアド
レスデータんをバス２０を介してＣＰＵ１に返送するこ
となくオペランドデータを読み出すことができる。
レスデータんをバス２０を介してＣＰＵ１に返送するこ
となくオペランドデータを読み出すことができる。
本実施例は琢想アドレスを採用しているシステムについ
て説明したが本発明はこれに限るものではないことは明
かである。
て説明したが本発明はこれに限るものではないことは明
かである。
以上説明したように本発明にはメモリ間接アドレッシン
グモ＼ドのメモリアクセスにおいてメモリから読み出さ
れたアドレスｆｔ ＣＰ Ｕに送シ返すことなくオペラ
ンドデータを読出すことにより。
グモ＼ドのメモリアクセスにおいてメモリから読み出さ
れたアドレスｆｔ ＣＰ Ｕに送シ返すことなくオペラ
ンドデータを読出すことにより。
高速にメモリアクセスできるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を示すタイミングチャートである。
第１図の動作を示すタイミングチャートである。
Claims (2)
- （１）データを記憶するメモリと、 選択信号が２値論理の一方の値のときにはバスから供給
されるアドレスデータを選択し、前記２値論理が他方の
値のときには前記メモリから供給されるアドレスデータ
を選択し前記メモリに供給するアドレス選択手段と、 供給される命令が間接アドレスメモリリードを行なう命
令であるときにこれを検出し間接アドレスモード信号を
発生する命令デコード手段と、 前記間接アドレスモード信号と中央処理装置のバスイネ
ーブル信号とから前記選択信号を発生する信号発生手段
とを含むことを特徴とするメモリアクセス方式。 - （２）バスから供給されるアドレスデータが仮想アドレ
スのときにはアドレス選択手段により選択されたアドレ
スデータを変換してメモリに供給するアドレス変換手段
を含む特許請求の範囲第（１）項記載のメモリアクセス
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064362A JPS62221049A (ja) | 1986-03-20 | 1986-03-20 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064362A JPS62221049A (ja) | 1986-03-20 | 1986-03-20 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62221049A true JPS62221049A (ja) | 1987-09-29 |
Family
ID=13256076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61064362A Pending JPS62221049A (ja) | 1986-03-20 | 1986-03-20 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62221049A (ja) |
-
1986
- 1986-03-20 JP JP61064362A patent/JPS62221049A/ja active Pending
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