JPS62219266A

JPS62219266A - Ｐｃｍプロセツサを用いたデ−タ記憶装置

Info

Publication number: JPS62219266A
Application number: JP6146886A
Authority: JP
Inventors: Kenji Nakano; 中野　健次
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-03-19
Filing date: 1986-03-19
Publication date: 1987-09-26
Anticipated expiration: 2010-11-13
Also published as: JPH07105119B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタルオーディオ信号を回転ヘッドに
より磁気テープに記録するためのＰＣＭプロセッサを用
いて、コードデータを記憶するようにしたデータ記憶装
置に関する。

〔発明の概要〕

この発明は、縦方向に整列する複数ワードからなるブロ
ックが横方向にＮ個並べられたマトリクス配列中に、Ｐ
ＣＭ信号の連続するワードが（Ｎ／Ｍ）ブロックずつの
間隔で位置するインターリーブ処理と、ＰＣＭ信号のエ
ラー訂正符号化を行うＰＣＭプロセッサを有し、ブロッ
ク毎にデータが順次記録されるようにしたデータ記憶装
置において、ＰＣＭ信号の連続する２ワードに相当する
二つのデータとして同一のデータを挿入すると共に、Ｐ
ＣＭプロセッサのインターリーブ処理の結果、同一のデ
ータの記録位置がマトリクス配列内でなるべく大きくな
るようにディジタルデータを変換する手段をＰＣＭプロ
セッサの前段に設けることにより、ＰＣＭ信号を記録す
るためのＰＣＭプロセッサ及びヘッド・テープ系の構成
に変更を加えることなしに、コードデータを記憶できる
ようにしたものである。

〔従来の技術〕

磁気テープの幅が８鶴で、小型のテープカセットを使用
するＶＴＲ（所謂８ミリＶＴＲ）が知られている。この
８ミリＶＴＲのひとつの特徴は、ディジタルオーディオ
信号（ＰＣＭ信号と称する）の記録／再生が規格化され
ていることである。

ＰＣＭ信号を記録／再生する時のエラー訂正符号は、例
えば特開昭５８−１９９４０９号公報に示されている。

８ミリＶＴＲでは、ＦＭ変調されたオーディオ信号を記
録ビデオ信号と共に、傾斜トラックに記録する方式が標
準方式とされている。また、オプションとしてトランク
の端部にＰＣＭ信号の専用の領域が設けられている。更
に、８ミリＶＴＲをオーディオ信号専用の記録／再生装
置として使用する際の規格（マルチチャンネルフォーマ
ット）も定められている。

８ミリＶＴＲでは、サンプリング周波数が（ｆ−＝２　
ｆｏ　＝３１．５　ｋＨｚ、　　ｆｌｌ：水平同期周波
数）、量子化ビット数が（ｎ＝８）ビットと規格化され
ている。従って、再生可能な周波数帯域は、（ｆ　ｕ　
＝　１５．７５　ｋｌｌｚ）となる。また、量子化ビッ
ト数が８ビツトでは、少なすぎるので、実質的にダイナ
ミックレンジを拡大できるように、アナログのノイズ除
去システム及び１０ビツトの情報を８ビツトに圧縮する
ノンリニアな量子化が用いられている。

８ミＩＪＶＴＲのＰＣＭ信号の記録機能を利用すること
により、８ミリＶＴＲにより、キャラクタデータ、ソフ
トウェアのデータ、グラフィックスデータ等のコードデ
ータを記憶するデータ記憶装置を実現することができる
。例えばハードディスクメモリのバックアップメモリに
８ミリＶＴＲは応用可能である。

〔発明が解決しようとする問題点〕

８ミリＶＴＲが持つエラー訂正能力は、ＰＣＭ信号の記
録／再生にとっては、充分なものである。

しかしながら、コードデータの記憶装置の点から見ると
、コードデータは、ＰＣＭ信号のように、エラーデータ
を平均値等により、補間することができないため、８ミ
リＶＴＲのエラー訂正能力が不充分であった。

従って、この発明の目的は、ＰＣＭ信号を対象とする８
ミリＶＴＲのようなＰＣＭテープレコーダにより実現さ
れたデータ記憶装置を提供することにある。この発明は
、８ミリＶＴＲと同一のエラー訂正符号を用い、従って
、ＰＣＭプロセッサの構成を変更する必要がなく、また
、ＰＣＭプロセッサに供給されるディジタルデータを前
処理することにより、ランダムエラー及びバーストエラ
ーの両者に対するエラー訂正能力が向上されたデータ記
憶装置である。

〔問題点を解決するための手段〕

この発明は、縦方向に整列する複数ワードからなるブロ
ックが横方向にＮ個（Ｎ：整数）並べられたマトリクス
配列中に、ＰＣＭ信号の連続するワードが（Ｎ／Ｍ）（
Ｍ　：整数）ブロックずつの間隔で位置するインターリ
ーブ処理と、ＰＣＭ信号のエラー訂正符号化を行うＰＣ
Ｍプロセッサを有し、マトリクス配列のディジタルデー
タがブロック毎に順次記録されるようにしたデータ記憶
装置において、ＰＣＭ信号の連続する２ワードに相当す
る二つのデータとして同一のデータを挿入すると共に、
ＰＣＭプロセッサのインターリーブ処理の結果、同一の
データの夫々の記録位置の間隔がマトリクス配列内でな
るべく大きくなるようにディジタルデータを変換する手
段をＰＣＭプロセッサの前段に設けたことを特徴とする
ＰＣＭプロセッサを用いたデータ記憶装置である。

〔作用〕コードデータの同一のデータが記録されるので、再生さ
れたデータのペアの一方がエラーデータとなっても、他
方の正しいデータが得られ、ランダムエラーの訂正能力
が向上する。また、ＰＣＭプロセッサのインターリーブ
の処理の結果、８ミリＶＴＲが扱うデータの単位である
各フィールドのデータのマトリクス配列内で同一のデー
タのペアの一方のデータとその他方のデータとの記録位
置が離れたものとなる。従って、ドロップアウト等によ
り発生するバーストエラーの訂正能力が向上する。

〔実施例〕

この発明の一実施例について、図面を参照して説明する
。この説明は、以下の項目の順序に従ってなされる。

ａ、記録／再生回路の全体の構成り、ヘッド及びテープ系とトランクパターンＣ，エラー
訂正符号ｄ、ＰＣＭプロセッサｅ、ディジタルデータの記録／再生時の処理ｆ、変形例ａ、記録／再生回路の全体の構成第１図は、この発明をハードディスクメモリのバックア
ップメモリに適用した再生回路の構成を全体として示し
、ＩＡ及びＩＢは、フレーム周波数で回転するドラム上
に、１８０°の角間隔で配設された一対の回転ヘッドを
示すこの回転ヘッドＩＡ、ＩＢには、記録アンプＩＩＡ
、ＩＩＢ及び回転トランス（図示せず）を介して記録信
号が夫々供給され、また回転ヘッドＩＡ、ＩＢより再生
された信号が回転トランス及び再生アンプ１２Ａ。

１２Ｂを介して取り出される。回転ヘッドＩＡ及びＩＢ
が取り付けられたドラムは、フィールド周波数で回転す
るドラムモータによって回転される。

記録アンプＩＩＡ、ＩＩＢは、スイッチ回路１３により
その一方が選択され、合成回路１５からの記録信号が供
給される。再生アンプ１２Ａ、１２Ｂからの再生信号は
、スイッチ回路１４により１チヤンネルの信号に変換さ
れ、分配回路１６に供給される。スイッチ回路１３．ス
イッチ回路１４、合成回路１５及び分配回路１６は、切
り替えパルス発生回路１７からの制御信号により制御さ
れる。切り替えパルス発生回路１７には、端子１８から
回転ヘッドＩＡ、１Ｂの回転位相と同期したフレーム周
波数のパルス信号が供給される。この一実施例では、８
ミリＶＴＲのマルチチャンネルフォーマットの６個のチ
ャンネルに１回の走査でディジタルデータを記録／再生
している。このため、６個のＰＣＭプロセッサ１９２〜
１９ｆが設けられており、ＰＣＭプロセッサ１９３〜１
９ｆの夫々から出力されるチャンネル１〜チヤンネル６
の記録信号が合成回路１５により合成される。

また、分配回路１６により再生信号がチャンネルごとに
ＰＣＭプロセッサ１９ａ〜１９ｆに供給される。

ＰＣＭプロセッサ１９２〜１９ｆの夫々は、ステレオオ
ーディオ信号が入／出力されるアナログ入力端子及びア
ナログ出力端子の他にディジタル信号が入／出力される
ディジタル入力端子及びディジタル出力端子を有してい
る。この一実施例では、ハードディスクメモリから読み
出されたコードデータを８ミリＶＴＲによって記録する
ために、ＰＣＭプロセッサ１９ａ〜１９ｆの夫々のディ
ジタル入力端子及びディジタル出力端子が用いられる。

ＰＣＭプロセッサ１９ａ−１９ｆのディジタル入力端子
には、入力セレクタ２０により選択されたシリアルデー
タが供給される。入力セレクタ２０には、インターフェ
ース２２からのデータが供給される。また、ＰＣＭプロ
セッサ１９ａ〜１９ｆの夫々のディジタル出力端子に得
られたディジタルデータが出力セレクタ２１を介してイ
ンターフェース２２に供給される。このインターフェー
ス２２には、ハードディスクメモリ２５において君売み
出されたデータがハードディスクのコントローラ２４を
介して供給される。ハードディスクメモリ２５から読み
出されたデータは、インターフェース２２により、パン
ツアメモリ２３に格納される。バッファメモリ２３には
、ハードディスクメモリ２５の所定量例えば１０セクタ
ーのデータが格納される。このバッファメモリ２３に記
憶されているディジタルデータがインターフェース２２
及び入力セレクタ２０を介して８ミリＶＴＲのＰＣＭプ
ロセッサ１９３〜１９ｆに供給される。

また、出力セレクタ２１により取り出された８ミリＶＴ
Ｒの再生ディジタルデータがインターフェース２２に供
給され、インターフェース２２の制御によりバッファメ
モリ２３に書き込まれる。

バッファメモリ２３は、１０セクターのディジタルデー
タを貯えることができ、バッファメモリ２３からインタ
ーフェース２２及びコントローラ２４を介してハードデ
ィスクメモリ２５へのディジタルデータの書き込みが可
能である。第１図では省略されているが、ＰＣＭプロセ
ッサ１９３〜１９ｒの夫々には、記録するディジタルデ
ータと同ｇＪ［、たクロックが供給され、またＰＣＭプ
ロセッサ１９ａ〜１９ｆの夫々からは、再生されたディ
ジタルデータと同期したクロックが出力される。

インターフェース２２は、データの転送レートの変換の
ように、８ミリＶＴＲとハードディスクメモリ２５との
間のデータの授受に必要な処理の他に、後述のように、
ディジタルデータの前処理及び８ミリＶＴＲにより再生
されたディジタルデータのエラー検出の処理を行う。

ｂ、ヘッド及びテープ系とトラックパターン第１１図は
、８ミリＶＴＲのヘッド及びテープ系の配置関係を示す
。第１１図において、２は８ミリＶＴＲの標準規格の信
号の記録時には、フレーム周波数（ＮＴＳＣ方式の場合
で１８００ｒρｎ＋）で回転するドラムを示し、１８０
°の角間隔でもって回転ヘッドＩＡ及びＩＢがドラム２
に取り付けられている。回転ヘッドＩＡ及びｌＢの夫々
の磁気ギャップの延長方向が異ならされており、隣接ト
ラックからのクロストークをアジマスロスにより抑圧で
きる構成とされている。ドラム２の周面に８鶴幅の磁気
テープ３が斜めに巻き付けられた状態で一定の速度で走
行する。磁気テープ３の巻き付は角θ　（＝θ１＋θ２
）は、例えば２２１゜（＝１８５°　＋３６°）とされ
ている。磁気テープ３の巻き付は角θの中で、θｌの範
囲がビデオ領域とされ、回転ヘッドｌＡ及びＩＢのスキ
ャンがオーバーラツプするθ２の範囲がＰ　ＣＭ　ｊ＋
５域とされている。

磁気テープ３には、第１２図に示すように、回転ヘッド
ＩＡ及びＩＢにより交互に傾斜したトラックが形成され
る。回転へラドＩＡが磁気テープ３の走査を開始する始
端部にＰ　ＣＭ　Ｔｆｉ域４Ａが形成され、次に、ビデ
オ領域５Ａが形成される。同様に回転ヘッドＩＢにより
、ＰＣＭ領域４Ｂ及びビデオ領域５Ｂが形成される。ビ
デオ領域５Ａ。

５Ｂの中の巻き付は角１８０°と対応する領域に信号（
ＦＭ変調輝度信号、ＦＭ変調オーディオ信号、ＡＴＦ用
パイロット信号）が記録される。ＰＣＭ領域４Δ、４Ｂ
に１フイ一ルド分のＰＣＭ信号が記録される。

８ミリＶＴＲでは、ＰＣＭ信号だけの記録／再生が考慮
されている。このマルチチャンネルフォーマットは、第
１３図に示すように、１本のトラックが６分割される。

２２１°の巻き付は角の中で、終端の５°の区間を除く
、２１６°の区間が３６°づつに分割される。この６個
の区間は、ヘッド走査方向の順序に従って、チャンネル
１〜チヤンネル２．・・・、チャンネル６と称される。

１個の区間は、チャンネル１の部分が第１３図において
拡大して示されているように、始端部のラン・イン区間
７及び終端部のアフター・レコード・マージン８に挟ま
れてデータ区間６が位置する構成を有している。チャン
ネルｌの区間と次のチャンネル２の区間との境界でＲＦ
スイッチングパルスのトランジションが発生する。ハー
ドディスクメモリからのディジタルデータを記録する時
は、マルチチャンネルフォーマットのチャンネル１〜チ
ヤンネル６が使用される。

Ｃ，エラー訂正符号ＰＣＭプロセッサ１９ａ〜１９ｆの各々では、１フイ一
ルド分のＰＣＭ信号即ちＰ　ＣＭ　２．ＥＴ域４Ａ。

４Ｂに記録されるデータを単位としてエラー訂正符号の
符号化処理及び復号処理がなされる。第１４図及び第１
５図は、データの２次元配列を示しており、水平方向の
各行に含まれるデータが順にＱ、ＷＯ，Ｗｌ、Ｗ２．Ｗ
３．Ｐ、Ｗ４．Ｗ５゜Ｗ（３，Ｗ７と表されている。こ
の各行には、１３２個のデータが含まれている。従って
、各々が８ビツトのデータが（１０Ｘ１３２）のマトリ
クス状に配列される。このデータ中には、■フィールド
分（１０５０ワード）のステレオＰＣＭ信号ＬＯ〜Ｌ５
２４及びＲＯ−Ｒ５２４とパリティデータＰＯ−Ｐ１３
１及びＱＯ−Ｑｌ　３１と制御用の６個のデータＩＤＯ
〜１０５とが含まれる。

上述のデータ配列は、垂直方向の各列がブロックと称さ
れ、ブロックアンプＡＯ〜Ａ１３１が各ブロックに対し
て付加されている。第１５図において、黒いドツトで示
す９個のデータにより、パリティデータＰを含む一方の
パリティ符号系列が形成され、白いドツトで示す１０個
のデータにより、パリティデータＰ及びＱを含む他方の
パリティ符号系列が形成される。パリティデータＰを含
む一方のパリティ符号の系列は、１５プロ・ツク又は１
４ブロツク離れたブロックに含まれるデータから形成さ
れる。パリティデータＰ及びＱを含む他方のパリティ符
号系列は、等しく１２ブロツクずつ離れたブロックに含
まれるデータから形成される。１つの２次元配列中の各
データは、異なる２つのパリティ符号系列に含まれる。

更に、（Ｑ、ＷＯ，・・・Ｗ６．Ｗ７）からなるブロッ
ク毎に１６ビツトのＣＲＣコード（巡回コードを用いた
誤り検出コードの一種）が付加される。このＣＲＣコー
ドによって、ブロック毎のエラーの有無が検出される。

単純パリティを使用しているために、１個の符号系列中
にＣＲＣチェックによりエラーがあるとされたデータが
１個の場合には、エラーの訂正が可能である。復号時に
、パリティデータＰを含む符号系列に関しての復号とパ
リティデータＰ及びＱを含む符号系列に関しての復号と
を繰り返して行うことにより、誤りの訂正能力が向上す
る。

エラー訂正符号の符号化処理がなされたデータは、最初
のブロックから、第１３２番目のブロック迄順に記録さ
れる。各プロ・ツクの先頭には、ブロック同期用の同期
コード及び前述のブロックアドレスを示すアドレスコー
ドが付加される。第１６図は、最初のブロックと対応す
る記録データを示している。上述のエラー訂正符号によ
って訂正することができないエラーデータは、その前後
に夫々位置する正しいデータの平均値によって置き換え
られる。

また、上述のエラー訂正符号は、ビデオ信号と共に、Ｐ
ＣＭ信号を記録／再生する場合、ＰＣＭ信号だけを記録
／再生する場合の両者に適用される。

ｄ、ＰＣＭプロセッサＰＣＭプロセッサ１９３〜１９ｆの各々は、第２図に示
す構成とされている。第２図において、４０で示す記録
データのセレクトスイッチと４５で示す再生データのセ
レクトスイッチが８ミリＶＴＲのＰＣＭプロセッサに付
加されている。

入力端子３０からのアナログオーディオ信号がローパス
フィルタ３６により、１５　（ｋＨｚ）以下に帯域制限
され、アナログノイズ除去回路３７に供給される。アナ
ログノイズ除去回路３７の出力信号がＡ／Ｄコンバータ
３８に供給され、１サンプルが１０ビツトのディジタル
データに変換される。

更に、圧縮回路３９により、１０ビツトが８ビツトに圧
縮される。８ビツトに圧縮されたＰＣＭ信号がセレクト
スイッチ４０を介してエンコーダ４１に供給される。エ
ンコーダ４１は、前述のようなインターリーブエラー訂
正符号の符号化及びＣＲＣ符号化の処理を行う。エンコ
ーダ４１の出力信号がバイフェーズ変調回路４２に供給
され、バイフェーズ変調された記録信号が出力端子３３
に得られる。

入力端子３４からの再生信号が復調回路４３に供給され
、バイフェーズ変調の復調がなされ、復調された再生デ
ータがデコーダ４４に供給される。

デコーダ４４は、ＣＲＣ検出、エラー訂正符号の復号及
びディインターリーブを行う。デコーダ４４の出力デー
タがセレクトスイッチ４５を介して伸長回路４６に供給
され、８ビツトが１０ビットに変換される。伸長回路４
６の出力データが補間回路４７に供給され、補間回路４
７により、エラーデータの修整がなされる。補間回路４
７の出力データがＤ／Ａコンバータ４８に供給され、ア
ナログ信号に変換され、Ｄ／Ａコンバータ４８の出力信
号がローパスフィルタ４９及びアナログノイズ除去回路
５０を介して出力端子３１に取り出される。

セレクトスイッチ４０は、８ミリＶＴＲの規格のＰＣＭ
信号を記録する時に、圧縮回路３９の出力端子とエンコ
ーダ４１とを接続し、入力セレクタ２０からのディジタ
ルデータを記録する時に、ディジタル入力端子３２とエ
ンコーダ４１とを接続する。セレクトスイッチ４５は、
８ミリＶＴＲの規格のＰＣＭ信号を再生する時に、デコ
ーダ４４の出力端子と伸長回路４６とを接続し、ディジ
タルデータを再生する時に、デコーダ４４の出力端子と
ディジタル出力端子３５とを接続する。このディジタル
出力端子３５に取り出されたバイト単位のデータが前述
のように、出力セレクタ２１に供給される。

ｅ、ディジタルデータの記録／再生時の処理上述のよう
に、ステレオＰＣＭ信号を記録する時には、１チヤンネ
ルのトラックに、ＬチャンネルのＬＯ−Ｌ５２４及びＲ
チャンネルのＲＯ−Ｒ５２４の１０５０ワードが記録さ
れる。第１４図に示されるデータ配列は、ＰＣＭプロセ
ッサのエンコーダ４１及びデコーダ４４（第２図参照）
に関連して設けられたメモリ　（ＲＡＭ）の領域に記憶
されているデータ配列と対応している。この第１４図か
ら理解されるように、ＰＣＭ信号のＬチャンネルのワー
ドＬｎ及びＲチャンネルのワードＲｎのベアでデータの
順序の並び変え（インターリーブ）がされている。

つまり、１３２ブロツクが４４ブロツクずつに複数分割
され、ｎ番目のワードＬｎ及びＲｎのブロックアドレス
から４４ブロツク離れたブロックアドレスに次の（ｎ＋
１）番目のＬ　、、＋　１及びＲ，、。

、が位置するインターリーブがなされている。このイン
ターリーブによって、ＰＣＭ信号の連続するワードの記
録位置を離してバーストエラーの補間に対する影響を低
減している。

この一実施例では、コードデータを記録する時に、コー
ドデータの同一のデータからなるペアのワードを記録す
る。従って、１フイールド内で（１０５０／２＝５２５
）ワードのデータの記録が可能である。この二重記録の
ための処理は、インターフェース２２においてなされる
。また、この一実施例では、■フィールド内で、同一の
データの記録位置の間隔がなるべく大きくするものであ
る。つまり、ＰＣＭプロセッサ１９３〜１９ｆにより処
理された結果、ペアのワードの記録位置の間隔が１フイ
ールド内でなるべく大きくなるように、コードデータを
前処理するものである。

第３図に示すように、（１０Ｘ１３２）ワードの１フイ
ールドのデータのマトリクス配置では、ワードａ及びａ
′、ｂ及びｂ′が夫々同一ワードの時に、ａ及びａ′、
ｂ及びｂ′が夫々６６ブロツク離れれば、記録位置の間
隔が最大となる。８ミリＶＴＲのＰＣＭプロセッサ１９
２〜１９ｆの夫々のインターリーブ処理では、ワードａ
及びａ′又はｂ及びｂ′に位置するＰＣＭ信号のワード
が一義的に定まっている。従って、ａ及びａ′。

ｂ及びｂ′等に対応する２ワードが同一のデータである
コードデータがＰＣＭプロセッサ１９３〜１９ｆに夫々
供給される。

理解を容易とするため、第４図に示すように、４８ワー
ドのデータＤ１〜０４８からなる（４ワード×１２ブロ
ツク）のマトリクス配置を例にしてデータの前処理を説
明する。このマトリクス配置は、１２ブロツクを（１／
３）に分割した４ブロツクずつ離して、入力データを順
に配置したものである。ブロック毎にデータが上から下
に順に記録される。第４図に示すデータ配列において、
例えばＤｉ及びＤ８のワードがコードデータの同一のワ
ードＳ１であれば、このワードＳｌのベアの記録位置を
最大（２４ワード）とすることができる。

４８ワードのデータＤｉ−０４８が供給され、第４図に
示すように、このデータＤ１〜Ｄ４８を配列するＰＣＭ
プロセッサを用いる場合には、第５図に示すようなソー
スデータの前処理（アレンジ）がなされる。第５図Ａは
、Ｓｌから３２４の２４ワードが順に位置するソースデ
ータを示す。

このソースデータの各ワードに関して同一データのワー
ドが形成される。同一データのワードは、第５図Ｃに示
す本来のワードＤ１〜Ｄ４８と対応した所定のタイムス
ロットに第５図Ｂに示すように、挿入さ・れる。このア
レンジは、６ワード毎の単位でなされる。最初の６ワー
ドは、８１〜Ｓ６のワードがワード（Ｄｉ〜Ｄ６）と夫
々対応して順番に配される。次の６ワードは、ワード（
０７〜Ｄ１２）の夫々の番号から（−４，−７，−７゜
−４，−７，−７）を減じた番号のワード（Ｓ３゜Ｓｌ
、Ｓ２．Ｓ６．Ｓ４．Ｓ５）がワード（Ｄ７〜Ｄ１２）
と夫々対応して順番に配される。ワード（Ｄ１３〜Ｄ１
８）の６ワードに夫々対応して（−６）の番号を減じた
番号のワード（３７〜５１２）が順番に配される。ワー
ド（Ｄ１９〜Ｄ２４）に対応して、（−１０，−１３，
−１３，−１０、−１３，−１３）の値を減じた番号の
ワード　　（Ｓ９．　　３７．　　　Ｓ８．　　　Ｓ１
２．　　　ＳＩＯ，５１１）が順番に配される。ワード
（Ｄ２５〜Ｄ３０）の６ワードに夫々対応して、ワード
（８２５〜３３０）が順番に配される。ワード（Ｄ３１
〜Ｄ３６）の６ワードに対応して、（−１６，−１９、
−１９，−１６、−１９，−１９）の値を減じた番号の
ワード（３１５，Ｓ１３．Ｓ１４゜３１８、Ｓ１６．５
１７）が順番に配される。ワード（Ｄ３７〜Ｄ４２）の
６ワードに夫々対応して、（−１８）の番号を減じた番
号のワード（８１９〜５２４）が順番に配される。ワー
ド（Ｄ４３〜Ｄ４８）の６ワードに夫々対応して、（−
２２、−２５，−２５，−２２，−２５，−２５）の値
を滅じた番号のワード（Ｓ２１．Ｓ１９．Ｓ２０、Ｓ２
４．Ｓ２２，３２３）が順番に配される。

上述のようにアレンジ処理がされたソースデータを第４
図に示すようなデータ配列に変換するＰＣＭプロセッサ
に供給することにより、ＰＣＭプロセッサでは、第６図
に示すように、ソースデータのワードが配列される。従
って、同期コード。

アドレスコードを無視すれば、コードデータの同一のデ
ータは、磁気テープに記録される時に、第７図に示すよ
うに、最大の間隔（２４ブロツク）でもって記録される
。データの再生時に、ドロップアウトが発生しても、こ
のドロップアウトによるバーストエラーの長さが２３ブ
ロツク以下であれば、必ず、同一のデータの２ワードの
一方が救われる。

上述のソースデータのアレンジ処理は、マトリクス配列
のブロック数ｎの（ｚ）のブロック数の周期でなされる
。また、第６図における各行の先頭のワード（Ｓ７．Ｓ
１３．５１９）は、データが二重記録により２倍となっ
ているので、（ｎ／２）だけアドレスを増加する必要が
ある。更に、各行の（ｎ／２）ワードずつのデータは、
同一データであるように制御される。

このアレンジ処理は、第１４図に示すようなデータ配列
を形成する８ミリＶＴＲのＰＣＭプロセッサに対しても
同様に成り立つ。即ち、８ミリＶＴＲの１フイ一ルド分
のデータは、１３２ブロツクからなるので、６６ブロツ
クを周期とするデータの処理がなされる。第８図は、イ
ンターフェース２２に設けられ、ＰＣＭプロセッサ１９
３〜１９ｆの夫々に供給されるコードデータのアレンジ
のための構成を示す。

第８図において、５１で示す入力端子にコントローラ２
４（第１図参照）を介されたハードディスクメモリ２５
の読み出しデータ即ち、ソースデータが供給され、この
ソースデータがバッファメモリ２３に書き込まれる。バ
ッファメモリ２３から読み出されたソースデータがアレ
ンジデータメモリ５２に供給される。アレンジデータメ
モリ５２は、バッファメモリ２３の２倍の容量を持ち、
バッファメモリ２３から読み出された１個のデータがア
レンジデータメモリ５２の異なるアドレスに２回書き込
まれる。アレンジデータメモリ５２において、ソースデ
ータの配列の並び替えが行われ、出力端子５３にアレン
ジデータが得られる。

このアレンジデータがセレ、クタ２０を介してＰＣＭプ
ロセッサ１９８〜１９ｆのディジタル入力端子にステレ
オＰＧＭ信号に代えて供給される。

第９図は、バッファメモリ２３及びアレンジデータメモ
リ５２を用いたデータ転送のタイミングを示している。

第９図Ａに示すパルス信号の“１”の期間でハードディ
スクメモリ２５からバッファメモリ２３へのデータの転
送がなされる０次に第９図Ｂに示すパルス信号の“１”
の期間でバッファメモリ２３からアレンジデータメモリ
５２へのデータの転送がなされる。更に、次に、第９図
Ｃに示すパルス信号の“１″の期間でアレンジデータメ
モリ５２からＰＣＭプロセッサ１９ａ〜１９ｆへのデー
タの転送がなされる。第９図りは、クリアパルスＣＫを
示す。また、上述のデータの転送タイミングの夫々の最
初で第９図已に示すように、クリアパルスＣＬＲが発生
する。

バッファメモリ２３には、アドレスカウンタ５４により
形成されたアドレス信号が供給される。

アドレスカウンタ５４には、クロックパルスＣＫ及びク
リアパルスＣＬＲが供給される。バッファメモリ２３で
はデータレートの変換がなされ、バッファメモリ２３の
出力データは、ＰＣＭ信号と等しいデータレートのもの
となる。アレンジデータメモリ５２と関連してアドレス
カウンタ５５が設けられている。アドレスカウンタ５５
にクロックパルスＣＫ及びクリアパルスＣＬＲが供給さ
れている。

バッファメモリ２３のアドレスカウンタ５４により形成
されたアドレスがデコーダ５６に供給される。デコーダ
５６では、アドレスカウンタ５４の値が所定の値となる
時に、“ｌ”となるデコードパルスＤＣ３，ＤＣ１２，
ＤＣ６６が形成される。デコードパルスＤＣ３は、アド
レスカウンタ５４の値が３で割り切れる時に“１゛とな
る。デコードパルスＤＣＬ２は、アドレスカウンタ５４
の値が３で割り切れない時に“１′となる。また、第１
４図に示されるように、８ミリＶＴＲでは、（ｎ／２＝
６６）となるので、アレンジデータメモリ５２の各行の
先頭では、デコードパルスＤＣ６６により、アレンジデ
ータメモリ５２のアドレスが（＋６６）される。

デコードパルスＤＣ６６がゲート回路５７に供給され、
端子５８からの（６６）の値がデコードパルスＤＣ６６
の“１”の期間にゲート回路５７を通過し、加算器５９
に供給される。デコードパルスＤＣ１２がゲート回路６
０に供給され、端子６１からの（７）の値がデコードパ
ルスＤＣ１２の“ｌ”の期間にゲート回路６０を通過し
、加算器６２に供給される。デコードパルスＤＣ３がゲ
ート回路６３に供給され、端子６４からの（４）の値が
デコードパルスＤＣ３の′１”の期間にゲート回路６３
を通過し、加算器６２に供給される。

アドレスカウンタ５５の出力が加算器５９及び６２とゲ
ート回路６５に供給される。加算器５９の出力信号がア
ドレスカウンタ５５にロードされる。ゲート回路６５に
は、端子６６からのタイミングパルスＴｌが供給され、
このタイミングパルスＴｌが“１″の期間にゲート回路
６５を介されたアドレス信号がアレンジデータメモリ５
２に供給される。加算器６２の出力信号がゲート回路６
７に供給される。ゲート回路６７には、端子６８からの
タイミングパルスＴ２が供給され、このタイミングパル
スＴ２が１″の期間にゲート回路６７を介されたアドレ
ス信号がアレンジデータメモリ５２に供給される。ゲー
ト回路６５及び６７の夫々から出力されるアドレス信号
によって、バッファメモリ２３から読み出された二個の
データがアレンジデータメモリ５２の異なるアドレスに
二回書き込まれる。

上述の第８図に示す構成において、第１０図Ａがクロッ
クパルスを示し、第１Ｏ図Ｂ及び第１Ｏ図Ｃの夫々がタ
イミングパルスＴ１及びタイミングパルスＴ２を示す。

また、第１０図りは、バッファメモリ２３のアドレスカ
ウンタ５４で形成されたアドレス信号ＡＤＩの値を示す
。アドレス信号ＡＤ１は、第１０図Ａに示すクロックパ
ルスと同期して順次変化するアドレス（０〜５２４）で
ある。このアドレスによって、バッファメモリ２３から
コードデータが順次読み出される。第１０図Ｅは、アド
レスカウンタ５５により生成されるアドレス信号ＡＤ２
を示す。

デコーダ５６によって、第１０図Ｈに示すデコードパル
スＤＣ３と第１Ｏ図Ｉに示すデコードパルスＤＣ１２と
第１０図Ｊに示すデコードパルスＤＣ６６とが形成され
る。デコードパルスＤＣ３が“ｌ”の期間でゲート回路
６３がオンし、加算器６２から得られるアドレス信号は
、（ＡＤ２＋４）となる。また、デコードパルスＤＣ１
２が“１”の期間でゲート回路６０がオンし、加算器６
２から得られるアドレス信号は、（ＡＤ２＋７）となる
。更に、デコードパルスＤＣ６６が“１”の期間で、ゲ
ート回路５７がオンし、加算器５９により、（ＡＤ２＋
６６）の値とされたアドレス信号がアドレスカウンタ５
５にセットされる。従って、アドレス信号ＡＤ２は、デ
コードパルスＤＣ６６が“１″になると、第１０図已に
示されるように、アドレス信号ＡＤＩの値に（６６）が
加算された値となる。

タイミングパルスＴｌが１″の期間にゲート回路６５が
オンし、第１０図Ｆに示すアドレス信号が発生する。こ
のアドレス信号によってバッファメモリ２３からのコー
ドデータがアレンジデータメモリ５２に書き込まれる。

また、タイミングパルスＴ２が１’の期間にゲート回路
６７がオンし、第１０図Ｇに示すアドレス信号が発生す
る。

このアドレス信号によって、バッファメモリ２３からの
コードデータの同一のものがアレンジデータメモリ５２
に書き込まれる。これらのワードクロックの１周期にゲ
ート回路６５及び６７から発生するアドレス信号によっ
て、同一のデータがアレンジデータメモリ５２に２回書
き込まれる。アレンジデータメモリ５２を読み出す時は
、アレンジデータメモリ５２に対して（０〜１０４９）
のワードアドレスが順番に供給される。

アレンジデータメモリ５２に上述のように書き込まれた
同一のデータである２ワードは、アレンジデータメモリ
５２から読み出されてＰＣＭプロセッサ１９ａ−１９ｆ
に供給されることにより第１４図に示すデータ配列中で
、記録位置がより大き（なるようにインターリーブされ
る。従って、二重記録されたデータの両者がドロップア
ウト等により発生したバーストエラーによってエラーデ
ータとなるおそれを低減することができる。

磁気へラドＩＡ及びＩＢにより再生されたディジタルデ
ータは、チャンネル１〜チヤンネル６の各チャンネル毎
にＰＣＭプロセッサ１９３〜１９ｆの夫々によりエラー
訂正の処理を受ける。ＰＣＭプロセッサ１９８〜１９ｆ
のディジタル出力端子３５にエラー訂正の処理がされた
データが得られる。インターフェース２２では、ディジ
タルデータのワード毎に付随しているエラーフラグを参
照して正しいデータをバッファメモリ２３に書き込む。

一例として、二重記録されているデータＤｏ及びＤｉを
考えると、インターフェース２２は、データＤＯが正し
い時には、このデータＤＯをバッファメモリ２３に書き
込む。若し、データＤＯがエラーデータで、データＤ１
が正しいデータであれば、データＤＩがバッファメモリ
２３に書き込まれる。更に、データＤｏ及びＤＩが共に
エラーデータである場合には、エラーフラグがセットさ
れ、バッファメモリ２３へのデータの書き込みが禁止さ
れる。

ｆ、変形例上述の一実施例と異なり、−個のＰＣＭプロセッサを使
用し、１チヤンネルを用いてコードデータを記憶するよ
うにしても良い。

〔発明の効果〕

この発明は、ステレオＰＣＭ信号を記録／再生するため
の８ミリＶＴＲによりデータ記憶装置を実現することが
できる。つまり、この発明に依れば、コードデータを二
重記録すると共に、二重記録されるデータの記録位置を
離しているので、ランダムエラー及びバーストエラーの
両者の影響を受けにくいものとでき、記憶されるデータ
の信頬性を向上することができる。またこの発明は、ス
テレオＰＣＭ信号用のＰＣＭプロセッサに殆ど変更を加
える必要がなく、既存のＰＣＭプロセッサのＩＣを利用
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の記録／再生回路の全体の
ブロック図、第２図はＰＣＭプロセッサの一例のブロッ
ク図、第３図、第４図、第５図。第６図及び第７図はコードデータの記録時になされるデ
ータのアレンジ動作の説明に用いる路線図、第８図はこ
の発明の一実施例におけるデータのアレンジのための構
成を示すブロック図、第９図及び第１０図はコードデー
タの記録時の動作説明に用いるタイムチャート、第１１
図９第１２図及び第１３図はこの発明の一実施例のヘッ
ド及びテープ系とトラックパターンとを夫々示す路線図
、第１４図、第１５図及び第１６図は８ミリＶＴＲのエ
ラー訂正符号の説明に用いる路線図である。図面における主要な符号の説明ＩＡ、ＩＢ：回転ヘッド、　３：磁気テープ、１１Ａ、
ＩＩＢ：記録アンプ、　　１２Ａ、１２Ｂ：再生アンプ
、　　１９ａ−１９ｆ　：　ＰＣＭプロセッサ、　２２
：インターフェース、　　２３：バッファメモリ、　　
２５ニハードデイスクメモリ。代理人　　　弁理士　杉　浦　正　知〒−−タの７しンシ゛／）仔めか惧＾１第８図予−タ恥力りのタイ４＋計−ト第９図ｏ〔３６７７１７２７０１４０１４１７レンジ↑゛−グメＥｌｌ　／）制イＷ第１０図

Claims

【特許請求の範囲】縦方向に整列する複数ワードからなるブロックが横方向
にＮ個（Ｎ：整数）並べられたマトリクス配列中に、Ｐ
ＣＭ信号の連続するワードが（Ｎ／Ｍ）（Ｍ：整数）ブ
ロックずつの間隔で位置するインターリーブ処理と、上
記ＰＣＭ信号のエラー訂正符号化を行うＰＣＭプロセッ
サを有し、上記マトリクス配列のディジタルデータがブ
ロック毎に順次記録されるようにしたデータ記憶装置に
おいて、上記ＰＣＭ信号の連続する２ワードに相当する二つのデ
ータとして同一のデータを挿入すると共に、上記ＰＣＭ
プロセッサのインターリーブ処理の結果、上記同一のデ
ータの夫々の記録位置の間隔が上記マトリクス配列内で
なるべく大きくなるようにディジタルデータを変換する
手段を上記ＰＣＭプロセッサの前段に設けたことを特徴
とするＰＣＭプロセッサを用いたデータ記憶装置。