JPS62214378A - 半導体集積回路のダイナミツクバ−ンイン装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 ［産業上の利用分野］ 本発明は半導体集積回路のダイナミックバーンイン装置
に関し、詳しくは半導体集積回路を加熱した状態で作動
さけ、機能不良を検出する半導体集積回路のダイナミッ
クバーンイン装置に関する。

［従来の技術］ 半導体製品、特に大規模集積回路（以下、単にＬＳＩと
呼ぶ）等の半導体集積回路の故障モードは、所謂バスタ
ブ曲線として知られている。即ら、ＬＳＩ等の半導体集
積回路は、使用開始から数百時間程度の内に初期不良が
発生し、この期間を過ぎたものは、耐用年数経過後の不
良率が再び上昇する時期を抑えるまで、はとんど不良の
発生しない偶発故障期に入る。従って、従来より、初期
不良を起こすＬＳＩ等の半導体集積回路が製品に組み込
まれたまま市場に出ないよう種々の対策が取られている
。こうした検査を行なうものとしては、製造された半導
体集積回路を検査・組付は前に一定時間動作させるエー
シング装置や、初期不良が熱的なス１〜レスか加わった
状態で現われ易いことに石目して、８０’Ｃ稈度の恒温
槽内で半導体集積回路を作動させて検査するバーンイン
装置等が知られている（例えば特開昭５９−１８９６３
５ｇの「フリップチップ集積回路のバーンイン装置」等
）。

［発明か解決しにうとする問題点］ しかしながら、こうしたバーンイン装置には、以下のよ
うな問題があり、抜本的な改善が強く望まれていた。

（１）　半導体集積回路は多数の半導体素子をチップ上
に集積したものでおって、その動作モードは多岐に回る
。しかも、中央処理装置等では、接続もしくは一体的に
構成された周辺回路、例えばメモリの状態や、特定の動
作モードから他のモードへの遷移の順序等に基づいて、
恒めて複雑な動作をとる。従って、こうした半導体集積
回路では不良が発生している場合でも、不良部分の作動
要求がない条件、例えば単にＮＯＰ命令を繰り返し実行
させているような条件でおれば、バーンイン試験をいく
ら行なっても不良を検出することはできないという問題
があった。

（２）　また、複雑多岐に亘る作動状態を有する中央処
理装置をあらゆる条件において作動させながらバーンイ
ンする装置も考えることはできるが、この場合には異な
る種類の中央処理装置を検査するためには、バーンイン
装置そのものを中央処理装置に応じて変更けねばならず
、作業性を含めたバーンイン試験の効率が低くならざる
を得ないという問題があった。

（３〉　更に、半導体集積回路の初期故障には、高温時
等に生じる熱応力（ストレス）の下でのみ不良として現
われ、ス１〜レスがなくなったときには正常に復帰する
といったタイプのものがあり従来のダイナミックバーン
イン装置ではこうした故障を有効に識別することができ
なかった。

本発明は、これらの問題点を解決することを目的として
なされ、中央処理装置（ＣＰＵ）を含む半導体集積回路
の不良を好適に検出しえる半導体集積回路のダイ火ミッ
クバーンイン装置を提供するものである。

［問題点を解決するための手段１ かかる目的を達成すべく、本発明は問題点を解決するた
めの手段として次の構成をとった。即ち、半導体集積回
路を、所定温度の温度槽内で作動させて試験する半導体
集積回路のダイナミックバーンイン装置において、 上記試験される半導体集積回路を、中央処理装置による
アクセスの下で作動し、データを外部に出力するデータ
出力手段を備えた論理演算回路として構成し、 複数組の上記論理演算回路を、所定のサイクルで相互に
同期をとって作動させるリセット手段に接続し、 上記複数組の論理演算回路には、上記半導体集積回路を
繰り返しチェックすると共に、半導体集積回路が正常な
場合には、所定のタイミングで予め定められたデータを
上記データ出力手段を介して外部に出力するソフトウェ
アを実装し、上記複数の論理演算回路から出力される上
記データ相互の相違に基づいて、半導体集積回路の不良
を検出する不良検出手段を設Ｅプた ことを特徴とする半導体集積回路のダイナミックバーン
イン装置の構成がそれである。

ここで、試験される半導体集積回路としては、中央処理
装置（ＣＰＵ）や半導体メモリ（ＲＯＭ。

ＲＡＭ）　、あるいはインターフ１イス素子等が考えら
れる。素子の構成は、ｎ型、ｐ型を問わず、また通常の
ＩＣ（ＤＴＬ、ＴＴＬ、ＥＣＬ等）や大規模集積回路（
ＬＳＩ、ＶＬＳＩ）など、その動作原理、規模を問わず
、試験することができる。

これらの半導体集積回路は、中央処理装置によるアクセ
スの下で作動する論理演算回路して構成されるか、この
論理演算回路は複数組用意され、しかもデータを外部に
出力するためのデータ出力手段を備えている。

複数組の論理演算回路に接続されたリセット手段とは、
複数組の論理演算回路を相互に同期をとって作動させる
手段であって、一定の基準タロツクに基づいて動作する
論理演算回路毎の中央処理装置に、所定のインターバル
で同時にリセット信号（イニシャル信号とも呼ぶ）を出
力する手段など、種々の構成を考えろことかできる。あ
るいは、マスク不可能な割込入力を有する中央処理装置
を用いて論理演算回路を構成している場合には、これを
用いて同門をとるよう構成することもできる。

リセット手段により同期をとられて作動する複数の論理
演算回路には、半導体集積回路を繰り返しチェックする
と共に、半導体集積回路が正常な場合には所定のタイミ
ングで予め定められたデータをデータ出力手段を介して
外部に出力するソフトウェアが実装される。こうしたソ
フトウェアは、バーンインされるそれ自身半導体のＲＯ
Ｍ、ＦＲＯＭに予め記憶させておいてもよいし、ヒユー
ズＲＯＭ等の半導体集積回路でないメモリに記憶させて
おくこともできる。

不良検出手段とは、複数の論理演算回路から出力される
データ相互の相違に基づいて半導体集積回路の不良を検
出するものでおり、データ相互の相違が、データが正常
に出力されている場合にも存在する出力タイミングの誤
差の範囲外となった時、これを検出する手段、例えばパ
ルス幅弁別回路を備えたコンパレータ等から構成するこ
とができる。あるいは、データ相互の相違を検出する今
ひとつの論理演算回路を設けて実現してもよい。

尚、データ相互の相違が比較される複数の論理演算回路
は、総て恒温槽内に収容してバーンインに供してもよい
し、そのうらのひとつまた幾つかを基準となるマスクと
して、恒温槽の外部に設置することも何等差支えない。

また論理演算回路内の中央処理装置は、バーンイン試験
の対象としてもよいし、除外することも差支えない。

［作用］ 上記構成を有する本発明の半導体集積回路のダイナミッ
クバーンイン装置は、所定温度の温度槽内で半導体集積
回路を作動させるが、半導体集積回路を中央処理装置の
アクセスの下で作動する論理演算回路として構成し、複
数の論理演算回路をリセッ１゛・手段によって相互に同
期をとって作動さける。論理演算回路は、半導体集積回
路を繰り返しチェックすると共に、半導体集積回路が正
常な場合には、所定のタイミングで、予め定められたデ
ータをデータ出力手段を介して出力する。不良検出手段
は、このデータ相互の相違に基づいて半導体集積回路の
不良を検出する。

従って、本発明の半導体集積回路は、半導体集積回路を
複数の論理演算回路の一部としてその動きをチェックし
、いずれかの論理演算回路内の半導体集積回路に不良を
生じた場合には、論理演算回路の出力するデータの相違
から、半導体集積回路の不良を検出するよう働く。

［実施例］ 以上説明した本発明の構成を一層明らかにする為に、次
に本発明の好適な実施例について説明する。第１図は本
発明一実施例としての半導体集積回路のダイナミックバ
ーンイン１ｉｆｉ４におけるダイナミックバーンイン槽
（以下単にバーンイン槽と呼ぶ）１の構成を示す斜視図
である。バーンイン槽１は、その内部を断熱材２によっ
て２分されており、図示しない加熱装置によって８０［
’Ｃ］に加熱される恒温室３と、室内温度に保たれる常
温室５とが形成される。バーンイン槽１には前後に屏７
，９か備えられており、これらを聞くことにより、後方
より、ダイナミックバーンインテストに供される半導体
集積回路を載置した１６枚のナス１〜用プリン１〜板Ｔ
Ｐｉ、（ｉ＝１．２・・・、１６）が、一方、前方より
、ダイナミックバーンインテストにおいて基準となる半
導体集積回路を載置したプリント板（以下、これをマス
クプリント板と呼ぶ）ＭＰｉ　　（ｉ＝１．２．・・・
、１６）か、各々このバーンイン槽１にセットされる。

バーンイン槽１の両側板（手前側の側板は図示の都合上
、取り除いである）１１には、各１６枚のテスト用プリ
ント板ＴＰｉ　とマスクプリント板ＭＰｉとをそれぞれ
水平に保持する各１６組のガイドレール１２．１４か取
り付けられている。従って、テスト用プリント板ＴＰｉ
は、扉を聞けた状態で後方よりガイドレール１２に支持
されるようその溝に沿って挿入され、一方マスクプリン
ト板ＭＰｉは前方よりガイドレール１４に支持されるよ
う挿入される。

挿入されるこれらのプリント板ＴＰｉ　、ＭＰｉの位置
と対応する断熱材２の位置には、それぞれコネクタ１６
が固定されている。ナス１〜用プリント板ＴＰｉおよび
マスタプリン１ミ板ＭＰｉは、その一端か各々カードエ
ツヂエネクタとして形成されているので、ガイトレール
１２．１４に沿って挿入された両プリン１〜板ＴＰｉ、
ｌｖ＋Ｐｉは、このコネクタ１６に両側より挿入され、
電気的に必要な信号を通り取りしえるよう接続される。

なお、バーンイン試験中は前後の＠７，９は閉じられる
が、テスト用プリン１〜板ＴＰｉ上に載置された半導体
集積回路のヂエツク（その詳細については後述する）に
関わる信号線が各マスクプリント板ＭＰｉ　　（ｉ＝１
．２．・・・１６）を介してバーンイン槽１の外部に配
設されたフェール表示器１７に接続されており、バーン
イン試験中でも、何等かの不良（フェール）が生じれば
、外部からこれを知ることができる。

次にテスト用プリント板ＴＰｉとマスクプリント板ＭＰ
ｉ　との構成について説明する。コネクタ１６に接続さ
れた状態での両プリント板ｒｐｉ。

ＭＰｉの平面図である第２図（Ａ）及びその正面図であ
る第２図（Ｂ）に示すように、ナス１〜用プリント板Ｔ
Ｐｉには２列×８組、計１６組の被テスト回路−Ｉ−Ｃ
ｎ　　（ｎ＝１．２．　・、１６）が、一方マスクプリ
ント仮ＭＰｉには、マスク回路ＭＣ１とエラー検出回路
ＥＣ１と発光ダイオードＬＤｎ　　（ｎ＝１．２．−．
１６）、Ｌｄ　、ＬＥｎ　　（ｎ＝１．２．・・・、１
６）とが、設けられている。尚、テスト用プリント板Ｔ
Ｐｉの裏面にはアルミ角材１８．１９が絶縁処理をされ
た上で固定されており、補強のみならずプリン１へ板上
の熱分イ１工を均一にするのにも寄与している。

ここで被テス１〜回路ＴＣｎは、第３図に示すように、
ランダムアクセスメモリ（ＲＡＭ）及びデータ入出力ポ
ートを内蔵した１−デツプＣＰＵ（以下、単にＣＰＵと
呼ぶ）２１と、このＣＰＵ２１とバス２３を介して接続
され、チェック用プログラムを記憶したプログラマブル
リードオンリメモ’、Ｊ　（ＰＲＯＭ＞２５と、ＣＰＵ
２１のＸＩ。

×２端子に接続された発振用のクリスタル２７等とから
構成されている。（各被テス１〜回路ＴＣｎは総て同一
の構成なので、以下被テス１〜回路ＴＣ１ないしＴＣ１
６を問わず、ＣＰＵは符＠２１で、ＦＲＯＭは符＠２５
で、クリスタルは符号２７で、各々表わすものとする。

） 被テスト回路ＴＣｎのＣＰＵ２１に備えられた、データ
出力ボートのうちの１ビツト（ＤＯＵＴＩ　＞は、コネ
クタ１６を介して、マスクプリント板ＭＰｉのエラー検
出回路ＥＣｉに接続されている。

一方、マスクプリント板ＭＰｉからは、リセット信号が
各被テスト回路ＴＣｎのＣＰＵ２１に出力されている。

従って、各被テスト回路ＴＣｎ　　（ｎ−１，２，・・
・、１６）は、リセット信号が入力されるとて予め定め
られた同一の処理を同時に開始し、その処理に基づくデ
ータをほぼ同時に出力することになる。尚、この処理に
ついては後で詳述する。

被テスト回路ＴＣｎのＣＰＵ２１かデータ出カポ−１〜
のひとつＤＯＵＴより出力する信号は、コネクタ１６を
介してマスクプリント板ＭＰｉに導かれエラー検出回路
ＥＣ１の比較回路ＣＣｎ（ｎ＝１．２．・・・１６〉に
入力されるが、この信号ラインには発光ダイオードＬＤ
ｎ　　（ｎ＝１．２．・・・１６）が接続されている。

一方、比較回路ＣＣｎの今ひとつの入力には、マスタ回
路ＭＣ１のＣＰＵ　３１のデータ出力ボートＤＯＵＴ１
が接続されている。このマスタ回路ＭＣｉは被テスト回
路ＴＣｎと同一の構成を有し、そのＣＰＵ３１．バス３
３、ＰＲＯＭ３５．クリスタル３７は総て同一のもので
ある。従って、エラー検出回路ＥＣｉの比較回路ＣＣｎ
は、同一の構成を有し同一の処理を行なうマスク回路Ｍ
Ｃ１と被テスト回路−ｒＣｎとから出力されるデータを
比較することになる。

比較回路ＣＣｎは両データに相違がある時、その出力を
ハイレベルに反転するが、ハイレベルとされる時間が誤
差の範囲に入っている場合には、パルス幅弁別回路とし
て構成されたマスク回路ＫＣｎによりこれはマスクされ
る。従って、ラッチ回路ＲＣｎの出力は、比較回路ＣＣ
ｎの出力が一定時間（本実施例では１２ｒＴＩＳｅＣ）
をこえてハイレベルとなった時のみハイレベルにされ、
以後、電源がオフされるまでその状態を維持する。ラッ
チ回路ＲＣｎの各出力は１６人力オアゲート４０に入力
されると共に、各々発光ダイオードＬＥｎ（ｎ＝１．２
．・・・１６）に接続されていることから、ラッチ回路
ＲＣｎの出力は、マスク回路ＭＣ１の出力と相違したデ
ータを出力した被テスト回路ＴＣｎが存在した場合には
、これに対応してハイレベルとなり、その被テスト回路
−「Ｃｎに対応した発光ダイオードＬＥｎは点灯される
。尚、マスタ回路ＭＣ１のデータ出力ボートＤＯＵＴＩ
の信号ラインには、今ひとつの発光ダイオードＬｄが接
続されているので、発光ダイオードＬＤｎの点灯状態は
、被テスト回路ＴＣｎの機能の総てが正常の場合には常
にこの発光ダイオードＬｄに同期している。

各マスクプリント板ＭＰｉの１６人カオアグート４０の
出力は、フェール表示器１７に導かれ、１６ビツト入力
バツフア５０に接続されると共に、各々発光ダイオード
ランプＬＰｉに接続されている。従って、既述したよう
に、バーンイン試験中であっても、ラッチ回路ＲＣｎの
いずれかの出力がハイレベルとなれば、発光ダイオード
ランプＬＰｉが点灯（発光ダイオードＬＥｎも点灯）す
るので、不良の発生をバーンイン槽の外部からも直ちに
知ることができる。フェール表示器１７は、第３図に示
すように、ＣＰＵ５’ｌを備えた論理演算回路として構
成され、上述した１６ビツト人力バッフ７５０の他、１
６ビツト出力バツフア５２゜５桁表示型５４．ディジタ
ルスイッチ５６等と互いに接続されている。ＣＰＵ５１
は、内部の自走タイマに基づいて、一定時間毎に１６ビ
ツト出力バツフア５２を介してマスタプリント板ＭＰｉ
＜ｒ＝１．２．・・・１６）にリセット信号を出力する
。１６ビツト出力バツフア５２の出力はワイヤードオア
が可能でおり、その出力ラインには各マスクプリント板
ＭＰｉ内においてスイッチ５Ｗｉ（ｉ＝１．２．・・・
１６）が接続されている。リセット信号は既述したよう
にマスクプリント板ＭＰｉを介してテスト用プリント板
ＴＰの各被テスト回路ＴＣｎに出力されており、リセッ
ｌへ信号はロウアクティブなので、このスイッチＳＷｉ
をオンすることによっても、フェール表示器１７のＣＰ
Ｕ５１からの指令があったのと同様にマスク回路ＭＣＩ
及びその被テスト回路ＴＣｎをリセットすることができ
る。各マスクプリント板ＭＰｉのスイッチＳＷｉはプリ
ン１〜板毎に単体でテスＩ〜するためのもので必る。尚
、ＣＰＵ５１はリセット信号を２系統に分けて出力する
。即ら、マスクプリント板ＭＰＩ〜ＭＰ８とマスクプリ
ント板Ｐ９〜ＭＰ１６の２つのグループ毎に、互いに異
なるタイミングでリセット信号を出力している。この結
果、リセット解除時に発光ダイオードＬＤｎ、Ｌｄ等の
点灯のために一時に必要とされる電流容量は小さくて済
み、ダイナミックバーンイン装置のコストを低減するこ
とができる。リセット信号の出力のために、１６ビツト
個々にバッファを用意しているので、必要とおらば、更
に細かくグループ分けし、電源の容量を小ざくしてもよ
い。

フェール表示器１７のＣＰＵ５１は、１６ビット入カバ
ツファ５０を介して常に各マスタプリント板ＭＰｉの１
６人力オアグー１〜４０の出力を監視している。従って
、いずれかの１６人力オアグ−Ｉへ４０の出力がハイレ
ベルとなると直ちにこれを検出し、バーンイン試験が開
始されてから異常が発生した時点までの時間１−ｅｒｒ
ｏｒを内蔵タイマの値より求め、これを内部のメモリに
記憶する。この時間Ｔｅ　ｒ　ｒ　ｏ　ｒは、ディジタ
ルスイッチ５６の設定状態（Ｎｏ、１〜１６）に応じて
、５桁表示器５４に表示される。従って、フェール表示
器１７の発光ダイオードランプＬＰｉの点灯状態とディ
ジタルスイッチ５６の設定状態及びこれに対応した５桁
表示器５４の表示とから、プリント仮単位ではあるが、
異常の存在とその異常（半導体集積回路の不良）が生じ
るに至ったまでの時間を知ることができ、不良の解析に
資することができる。

次に、本実施例において被テスト回路ＴＣｎ及びマスタ
回路ＭＣｉのＣＰＵ２１．３１が行なう処理について説
明する。本実施例でバーンイン試験されるＣＰＵ２１は
ＲＡＭを内蔵した１チツプＣＰＵて必るか、このＣＰＵ
２１．３１は外部からの信号により起動される４レベル
のハート割込ＮＭ１．ＡＳＲ１，ＡＳＲ２，ＩＲＬと内
部の処理に基づいてタイマ等より発生する３レベルの内
部割込（ＴＩＭＥＲ，ＣＰＲｌ、ＣＰＲ２＞と所定の命
令の実行により発生するルベルのソフ］・ウェア割込５
ＯＦＴとを受付けるよう構成されている。このうちハー
ド割込ＮＭＩ、ＡＳＲ１，ＡＳＲ２，４ＲＬは、外部か
らの信号を受付（プる入力端子を有し、本実施例では第
４図に示すように、データ出力ポートＤＯＵＴ１かオー
トセーブレジスタ割込ＡＳＲ１に、データ出力ポートＤ
ＯＵＴ２が今ひとつのオートセーブレジスタ割込ＡＳＲ
２とレベル割込ＩＲＬとノンマスカブルインターラブド
ＮＭＩとに、プリント板ＴＰｉ上でそれぞれ接続されて
いる。従って、データ出力ポートＤＯＵＴ１．ＤＯＵＴ
２の出力信号により、ハード割込ＮＭＩ、ＡＳＲ１，Ａ
ＳＲ２，ＩＲＬを生じさせることができる。尚、ノンマ
スカブルインターラブドＮＭＩを除いて他の割込は、こ
れをマスクして受付けないようにすることができる。割
込処理については後で詳細に説明する。

被テスト回路ＴＣｎ及びマスク回路ＭＣｉは、電源投入
直後もしくはリセット信号が与えられて解除される毎に
、第５図に示す自己診断処理ルーチンを実行する。

まずデータ出カポ−１−Ｄ　ＯＵ　Ｔ　１をハイレベル
として発光ダイオードＬＤｎもしくはＬｄを点灯する（
ステップ１００）。これによって発光ダイオードＬＤｎ
、Ｌｄが不良の場合やＣＰＵ２１゜３１がリセット直後
にも正常な処理を行なわないような不良の場合等をチェ
ックすることができる。

続いて、ステップ１１０では、電源投入直後がリセット
信号の入力・解除直後であるかを判断する処理が行なわ
れる。この判断は、ＣＰＬＪ２１．３１内に、電源の立
ち上がりでセットされプログラムに基づくアクセスによ
ってリセッ１〜されるボーｉ〜を用意しであるので、こ
のボートの状態から容易に電源投入直後でおるか否かを
知ることができる。こうした機能のボートを有しないＣ
ＰＵ２１゜３１の場合には、同様の機能を有する論理回
路を、例えば電源投入時にパルスを発生するパルス発生
器とフリップフロップ等から構成し、この回路の状態を
データ入力ボートを介して読み込むことにより判断する
よう構成すればよい。

電源投入直後の場合、ここでは上述したボートがセット
されている場合には、処理はステップ１２０へ進み、Ｃ
ＰＵ２１の内部レジスタをクリアする。一方、リセッ１
〜解除直後であれば（ボートがリセットされている時は
）、処理はステップ１３０へ進み、前回までの処理によ
って検出され内蔵のＲＡＭに記憶されているエラーコー
ドＥＲＲＰを、ＣＰＵ２１，３１内のレジスタにロード
する。前回までに特に不良が検出されていなければ、エ
ラーコードＥＲＲＰは１６進数ＯＯでおる。通常、エラ
ーコードＥＲＲＰはＲＡＭ内に保存されているが、続く
ステップ１４０でＲＡＭのチェック（書き込み及び読み
出し）を行なうので、これに先立って、これをＣＰＵ２
１．３１内のレジメ夕へ退避するのである。このエラー
コードＥＲＲＰを第１表に示す。

第１表 続いて、ＲＡＭチェック（ステップ１４０）が行なわれ
る。ＲＡＭをチェックする方法は幾つが考えられるが、
ここではＲＡＭの総てのアドレスに１６進データＯＯを
７月き込みその直後に読み出すチェックと、総てのアド
レスに１６進データＦＦを出ぎ込みその直後に読み出す
チェックとを行なっている。この他、１６進データ５５
とＡＡのように１ビツト毎に異なるビットパターンを有
するデータの書き込みと読み出しとを交互に行なって、
ビット間の相互干渉をもチェックするよう構成しても何
等差支えない。尚、ＲＡＭのチェックは後）ホするステ
ップ２１０でもなされるが、その際には割込処理等の関
係でＲＡＭを３つのブロックに分けてチェックが行なわ
れるので、ブロック間の相互干渉等が生じていないこと
をチェックするために、ＲＡＭの全エリアについて一律
の書き込み、読み出しがこのステップ１４０で行なわれ
る。全アドレスのＲＡＭチェックの途中でビット落ち等
のエラーが生じた場合には、エラーコードＥＲＲＰが退
避されたＣＰＵ２１内のレジスタの所定のビット（第１
表に示ずピッ１−Ｂｌ）にフラグがセットされる。

ＲＡＭチェックの終了後、このフラグに基づいて、ＲＡ
Ｍエラーが有ったか否かの判断が行なわれ（ステップ１
５０）　、フラグがセットされていればエラーがあった
として、ソフトウェアタイマにより３秒間何も行なわず
待機する（ステップ１６０）。エラーがな【プればこの
ステップ１６０の処理を行なわない。通常、ＲＡＭエラ
ーのチェック後には、ＣＰＵ２１内のレジスタの内容を
ＲＡＭの所定のアドレスへエラーコードＥＲＲＰとして
復帰させればよいが、ＲＡＭエラーが発生した場合には
、ＲＡＭに書き込んだデータを有効とみなすことはでき
ないことから、約３秒間の待ら時間を作ることによって
、マスク回路ＭＣ１との間に動作タイミングのずれ生じ
させ、確実に不良を検出することができるよう構成した
のである。

ＲＡＭエラーのチェック後、ＲＡＭの内容を総てクリア
しくステップ１７０）　、レジスタのエラーコードＥＲ
ＲＰをＲＡＭの所定のアドレスに格納しくステップ１８
０）、その後初めて割込マスクレジスタＩＲをアクセス
して８レベルの割込を総て許可する処理（ステップ１９
０）を行なう。

従って、繰り返し実行されるステップ２００以下ステツ
プ２４．０までの処理は、割込要求が発生ずる毎に中断
されることになるが、説明の便宜上、割込処理について
は後述する。

ステップ２００では、ＦＲＯＭＲＡＭエラーわれる。Ｃ
ＰＵ２１，３１の実行するソフトウェア（プログラム）
を格納しているＰＲＯＭ２５゜３５も、バーンイン試験
中にはＣＰＵ２１，３１と同一の条件（例えば８０　［
℃］　）下におかれるので、半導体集積回路であるＰＲ
ＯＭ２５．３５に不良を生じることも考えられる。そこ
で、ＰＲＯＭ２５．３５の不良を検出して無用のトラブ
ルを回避するようＰＲＯＭ２５．３５のチェックを行な
うのである。ＰＲＯＭ２５．３５のチェックはＰＲＯＭ
２５．３５の全データを加綽し、その下位１６ビツトが
所定の値となっているか否かを判断するチェックサムの
手法で行なわれ、下位１６ビツトが予め定められた値と
なつＣいなければ、ＰＲＯＭエラーとして第１表に示す
エラーコードＥＲＲＰのビットＢＯと現在のエラー状態
を示すカレントエラーコードＥＲＲＣのビットＢＯとに
フラグをセットする。また、ＰＲＯＭエラーが生じてい
なければ、カレン１〜エラーコードＥ　ＲＲＣのビット
ＢＯをリセッ１〜する。カレン１〜エラーコードＥＲＲ
Ｃは、現在のエラー状態を示すものであり、一旦不具合
が生じた後に正常に復した場合には、そのフラグはもは
や維持されずリセットされる。即ら、エラーコードＥＲ
ＲＰは電源投入時以降に牛じた仝エラーを保持している
のに対し、カレントエラーコードＥＲＲＣは、現時点で
生じている不良しか反映していないという相違が存在す
る。不良の中には電源系のノイズに起因する読み出し・
演算・書き込み中のビット落ら等も存在するので、リセ
ットをかけた後も継続するようなエラーと一過性のエラ
ーとを峻別しえることは、不具合の解析に極めて有効で
ある。

続くステップ２１０ではＲＡＭチェックが行なわれる。

ステップ２１０て行なわれるＲＡＭチェックは、既述し
たステップ１４０でのＲＡＭチェックとは異なり、全Ｒ
ＡＭ領域を、第６図に示すように、３つの領域Ａ、Ｂ、
Ｃに分けて順次行なわれる。即ら、ＲＡＭチェック中に
も割込を許可していることから、割込処理に必要なスタ
ック領域を、一方、エラーコードＥＲＲＰ、ＥＲＲＣ等
のフラグをチェック中にも保存するために各種フラグ領
域を、各々確保して、ＲＡＭチェックを実施するのであ
る。この結果、ＲＡＭチェックを行なっている間も、割
込処理を実行しえるので、全体として、バーンイン試験
を効率よく行なえることになる。尚、ＲＡＭチェックの
結果は、ＰＲＯＭチェックと同様エラーコードＥＲＲＰ
、カレントエラーコードＥＲＲＣ各々のピッｒ−８１に
反映される。

こうしてＰＲＯＭチェックとＲＡＭチェックを済ませた
後、ＣＰＵ２１の機能（ファンクション）のチェックが
行なわれる（ステップ２２０）。即ら、ＣＰＵ２１．３
１に予め定義されている命令が総てＰＲＯＭ２５．３５
に記憶されているのでＣＰＵ２１，３１はこれを順次実
行し、その命令の実行結果を予めＰＲＯＭ２５．３５内
に記憶されたデータや状態と付き合わせ、結果が正しい
か否かの判定を逐次行なう。例えばＰＲＯＭ２５゜３５
内の加算命令が実行された時には、その結果と予め記憶
された答とを比較することにより、両者が一致しなけれ
ば、加算機能もしくは比較機能のいずれかに不良が生じ
ていることになる。こうした機能（ファンクション）に
不具合点が見出された時には、カレントエラーコードＥ
ＲＲＣのピッ１〜Ｂ２にフラグがセラ１〜される。また
、エラーコードＥＲＲＰのビットＢ２もセラ１〜される
。

続くステップ２３０では、ＲＡＭ領域の入れ替えが行な
われる。即ち、ＲＡＭチェックは、ＲＡＭ領域の１／３
（第６図に示すｒＲＡＭチェック領域」）に対して実行
されることから、上述したＰＲＯＭチェック（ステップ
２００）、ＲＡＭチェック（ステップ２１０＞、ファン
クションチェック（ステップ２２０〉が終了するとＲＡ
Ｍ内の配置を入れ替えるのである。従って、ＲＡＭチェ
ックに供されるＲ　Ａ　Ｍ領域は、Ａ→Ｂ−Ｃ−＋Ａ→
・・・の順に、ザイクリックに変更されて行く。尚、Ｒ
Ａ　Ｍの入れ替え中は割込処理を行なうことはできない
ので、その間、割込はマスクされ不訂可とされる。もっ
とも、このＲＡ　Ｍ領域の入れ替えに要する時間は極纏
僅かであって、割込処理に与える影響はほとんどない。

その後、処理はステップ１９０に戻り、割込許可から再
び上述したＰＲＯＭチェック、ＲＡＭチェック、ファン
クションチェック、ＲＡＭ配置の変換等を繰り返し実行
する。

以上説明したように、ＰＲＯＭ２５，３５．ＲＡＭ及び
ＣＰＵ２１，３１の機能については、上述したチェック
がバーンイン試験中、繰り返し行なわれるが、ＣＰＵ２
１，３１には、この他割込の機能とデータ入出力の機能
がある。そこで、ステップ１９０において割込を許可し
、ＣＰＵ２１゜３１内蔵のタイマやコンベアレジスタ等
の動作に基づいて割込処理が行なわれ、これらの機能の
チェックがなされる。

ＣＰＵ２１，３１は８レベルの多重割込が可能であり、
既述した各割込要因のプライオリティは、第２表の通り
、ノンマスクプルインターラブｌ−ＮＭＩが最上位（１
）でおり、ソフト割込５ＯＦＴが最も低い（８）。

第２表 各割込について説明り−る。

ノンマスカブルインターラブドＮＭｒ：ｉ上位の割込で
おり、しかもプログラムによっては割込禁止とすること
ができない割込である。第４図に示したように、本実施
例ではデータ出力ポートＤＯｔＪＴ２の信号を入力とし
ており、プログラムによってデータ出力ポートをアクセ
スすることにより、この割込を発生させている。

タイマ割込ＴＩＭＥＲ：ＣＰｔＪ２１，３１に内蔵され
たタイマによって、４ｍ５ｅｃ毎に発生する割込であり
、本実施例では後述するように割込チェックの最も基本
となる割込として用いられている。即ら、他の割込は、
タイマ割込のインターバル内に総て発生され処理されて
いる。

オートセーブレジスタ割込ＡＳＲ１，ＡＳＲ２：入力信
号レベルが立ち下がった時に発生する割込でおり、割込
が発生した時点でのタイマの値を自動的にレジスタにラ
ッチする機能を有する。本実施例では、第４図に示した
ように、オートセーブレジスタ割込ＡＳＲ１はデータ出
力ポートＤＯＵＴ１の信号を、オートセーブレジスタ割
込ＡＳＲ２はデータ出力ポートＤＯＵＴ２の信号を、各
々入力としており、プログラムにより割込発生のタイミ
ングを定めている。

アラ１〜プツトコンベアレジスタ割込ＣＰＲ１゜ＣＰＲ
２：ＣＰＵ２１．３１に内蔵された各々独立のコンベア
レジスタに予め設定された値がタイマの値と一致した時
に発生する割込である。各コンベアレジスタにはデータ
出力ポートＤＯＵＴ１゜Ｄ　ＯＵ　Ｔ　２が各々対応し
て設りられており、このデータ出力ポートＤＯＵＴ１．
ＤＯＵＴ２の出力は、コンベアレジスタの値とタイマの
値とが一致した時に自動的に変化するモードと、プログ
ラムによるアクセスを俟って初めて変化するモードとが
あり、いずれかのモードをプログラムにより選択するこ
とができる。本実施例ではデータ出ｈボー１−ＤＯＵ’
Ｔ１については前者を、データ出力ポートＤＯＵＴ２に
ついては俊者を、各々選択して用いる。

レベル割込ＩＲＬ：入力信号がロウレベルとなっている
時に発生する割込であり、本実施例では、第４図に示し
たようにデータ出力ポートＤＯＵＴ２の信号を入力とし
ている。

ソフト割込５ＯＦＴ：所定の命令（通常、特定のＩ１０
ポートへの書き込み命令）の実行時に発生する割込であ
る。

尚、これらの割込の発生は、割込がマスクされている時
でも、ＣＰＵ２’１．３１内の割込レジスタＩＲに反映
されるのでＣＰＵ２’ｌ、３１は、この割込レジスタＩ
Ｒの内容を読み込むことにより、現在生じている割込に
ついて知ることができる。

これらの多重（８レベル）の割込は、本実施例では、タ
イマ割込ＴＩＭＥＲを基準として一定の順序で発生する
よう構成した。また、割込が発生するとプライオリティ
にかかわらず、第７図のフローチャートに示す割込処理
ルーチンを実行するよう構成した。これは、ベクタを用
いて割込処理を起動するＣＰＵの場合には、各割込レベ
ルに対するベクタを同一することにより容易に実現する
ことができる。このようにプライオリティにかかわらず
同一の処理を開始し、その中で割込レジスタＩＲの内容
を読み込み、その後の処理を行なうよう構成することに
にす、異なるプライオリティを有するＣＰＵの割込チェ
ックも同一のプログラムで行なえることになる。

割込が許可されている時にいずれかの割込が発生すると
、第７図に示す割込処理ルーチンが起動され、まずステ
ップ３００では割込レジスタＩＲの読み込みが行なわれ
る。この割込レジスタＩＲの各ビットは、既述したよう
に各割込の発生に対応してセラ１−されるフラグとして
牧能している。

従って６、割込レジスタＩＲの各ビットを参照して、具
体的には例えば割込レジスタＩＲの内容をＣＰＵ２１．
３１のアキュムレータに移してこれを１ビツトずつ左ヘ
シフトし、キャリアグラフＣが立った時、その位置に対
応した割込が発生していると判断して、各割込処理を実
行する。

本実施例においては、第４図に示したにうに、ハード割
込ＮＭ１．ＡＳＲ１，ＡＳＲ２，ＩＲＬがデータ出力ポ
ートＤＯＵＴ１．ＤＯＵＴ２に接続されていること、及
び各割込処理中にコンベアレジスタの設定やソフト割込
等を起動するようプログラムが組まれていることから、
割込処理は次のように行なわれる。

ＣＰＵ２１．３１に内蔵されたタイマは４　［ｍ５ｅｃ
］毎にタイマ割込ＴＩＭＥＲを発生する。

このタイマ割込ＴＩＭＥＲか、一連のυ１込処理の基準
となる（第８図参照）。タイマ割込−ｒＩＭＥＲが発生
すると、処理は、第７図ステップ３００よりステップ３
１０に移行し、よす割込要求ＴＩＭＥＲをリセットし、
更にＴＩＭＥＲルーチン（ステップ３１５）を実行する
。この丁ＩＭＥＲルーチンでは、ソフト割込５ＯＦＴを
発生する命令（特定Ｉ１０ポートのアクセス）が実行さ
れる。

この結果、ソフト割込Ｓ　ＯＦ　Ｔが発生しく第８図参
照）、ステップ３２０にて割込要求５ＯＦＴをリセット
した後、５ＯＦＴルーチン（ステップ３２５）を実行す
る。このソフト割込５ＯＦＴによる５ＯＦＴルーチン（
ステップ３２５）では、第１のコンベアレジスタに所定
の値をセットする処理とデータ出カポ−１〜ＤＯＵＴ１
の出力レベルの変更のタイミングを定める処理とが行な
われる。

前者はソフト割込５ＯＦＴによる処理の後の所定のタイ
ミングでアウトプットコンベアレジスタ割込ＣＰＲ１を
生じさせる為のものである。また、後者はエラーコード
ＥＲＲＰ及びカレントエラーコードＥＲＲＣの状態に基
づいて、データ出力ポートＤＯＬＪＴ１の出力を所定の
タイミングで変化させるためのものである。即ち、本実
施例では、データ出力ポートＤＯＵＴ１の変化は、エラ
ー検出器ＥＣ１による被テスト回路ＴＣｎの不良の検出
にそのまま用いられているので、精度よく（誤差は４０
　［ｍ５ｅｃ］まで認められているに過ぎない）制御す
る必要があり、タイマ割込ＴＩＭＥＲ内のソフト割込５
ＯＦＴによって、このタイミングを設定しているのであ
る。尚、データ出カポ−Ｉ−Ｄ　ＯＵ　Ｔ　１のこうし
た変化は、そのまま発光ダイオードｌＤｎ、Ｌｄの点滅
に直結しており、不良の状態に応じて異なる点滅タイミ
ングの変化は容易に視認することかできる。この点滅の
様子については後述する。尚、ソフ（〜割込５ＯＦＴに
おける５ＯＦＴルーチンでは、エラーコードＥＲＲＰ、
カレントエラーコードＥＲＲＣ及び更に詳しいエラー情
報をシリアル出力ポート３０ｕｔより出力する処理も行
なっている。本実施例では、第４図に示したように、シ
リアル出力ポート５ＯＵｔはシリアル入力ポート３ｉｎ
に接続されており、自分の出力したデータを読み取るチ
ェックに供されているのであるが、バーンイン試験の終
了後、このボートの信号を外部へ取り出してより詳しい
不良の解析に用いることもできる。

上述した処理の終了後、処理はｒＲＴＮＪへ（友けて割
込処理より復帰する。従って、５ＯＦＴルーチンで設定
したコンベアレジスタの値とタイマの値とが一致してア
ウトプットコンベアレジスタ割込ＣＰＲ１が発生するま
では、第５図に示したチェック用の処理（ステップ１９
０ないしステップ２３０）が実行される。

タイマのカウント値かコンベアレジスタの値と一致した
時、アウトプットコンベアレジスタ割込ＣＰＲ１が発生
する。この時、再び割込処理ルーチン（第７図）が起動
され、割込レジスタＩＲを読み込んだ後、その内容に従
って、割込要求ＣＰＲ１のリセット（ステップ３３０）
とこれに続くＣＰＲ１ルーヂン（ステップ３３５）とが
実行される。ＣＰＲ１ルーチンでは、データ出力ポート
Ｄ　ＯＵ　Ｔ−１に、短時間、信号を出力する処理がな
される。

データ出力ポートＤ　ＯＵ　Ｔ　１は、第４図に示した
ように、パー１〜割込ＡＳＲ１の入力信号ともなってい
るが、第３図に示したように、発光ダイオードＬＤｎ　
　（ｎ＝１．２．　・１６）もしくはＬｄを点灯する信
号ともなっている。発光ダイオードＬＤｎ　　（マスタ
回路ＭＣｉに必っては発光ダイオードＬｄ　”）は、後
述するように、特定の周期で点滅されて、目視により外
部からバーンイン試験中の被テスト回路ＴＣｎもしくは
マスク回路ＭＣ１の状態を確認しえるように構成されて
いる。従って、データ出力ポートＤＯＵＴ１は、タイマ
割込ＴＩＭＥＲの周期４　［ｍ５ｅｃｌに対してはるか
に長い時間、ハイレベルやロウレベルに保持されること
がある。こうした場合でも、データ出力ポートＤ　ＯＵ
　Ｔ　１によりオートセーブレジスタ割込ＡＳＲ１を発
生ざぜるために、必要とあらば、短いパルス（従って、
発光ダイオードＬＤｎ、Ｌｄの変化は視認されない）を
生成するようプログラムされている。

データ出力ポートＤＯＵ丁１か立ち下がると、これは直
ちに、オートセーブレジスタ割込ＡＳＲ１を発生させる
。従って、オートセーブレジスタ割込ＡＳＲＩに対応し
た処理ステップ３４０，３４５が実行される。割込要求
ＡＳＲ１リセット（ステップ３４０）の後になされるＡ
ＳＲ１ルーチン（ステップ３４５）では、２番目のコン
ベアレジスタに所定の値を設定する処理がなされ、その
後処理はｒＲＴＮＪへ扱【プて割込処理ルーチンを終了
し、通常の自己診断処理ルーチン（第５図）へ復する゛
。

その後、タイマの値が第２のコンベアレジスタの設定値
と等しくなると、アウトプットコンベアレジスタ割込Ｃ
ＰＲ２が発生する（第８図参照）。

しかも、この時、アウトプッ１〜コンベアレジスタ割込
ＣＰＲ２が発生すると直らにデータ出力ポートＤＯＵＴ
２の出力がロウレベルに反転するモードが選択されてあ
り、ノンマスカブルインターラブドＮＭ１．オートセー
ブレジスタ割込ＡＳＲ２゜レベル割込ＩＲＩ−が同時に
発生する。従って、まずノンマスカブルインターラブド
ＮＭＩに関する処理、即ち割込要求ＮＭＩリセツｌ−（
ステップ３５０）とＮＭＩルーチン（ステップ３５５）
とが実行され、その後アウトプットコンベアレジスタ割
込ＣＰＲ２に関する割込要求ＣＰＲ２リセット（ステッ
プ３６０）とＣＰＲ２ルーチン（ステップ３６５〉とが
実行される。更に、その後、オートセーブレジスタ割込
ＡＳＲ２に関するその要求のリセッ１〜（ステップ３７
０）とＡＳＲ２ルーチン（ステップ３７５）とが実行さ
れ、最後にレベル割込ＩＲＬに関する割込要求のリセッ
ト（ステップ３８０）とＩＲＩ−ルーチン（ステップ３
８５）とがなされる。このレベル割込ＩＲＬによるＩＲ
Ｌルーチン（ステップ３８５）内で、データ出カポ−１
〜Ｄ　ＯＵ　Ｔ　２はリセッ１−される。レベル割込Ｉ
ＲＬに関する処理の終了後、ｒＲＴＮＪへ扱けて、制御
は自己診断処理ルーチンへ復帰する。

以上で８レベル総ての割込についてのヂエツクは完了す
る。

尚、４［ｍ５ｅｃ］後とに繰り返し行なわれる上述した
一連の割込処理において、各割込処理が実行されてたか
否かや２つのオー１へセーブレジスタ及び２つのコンベ
アレジスタ等の各レジスタの内容とその割込処理が実行
された時点でのタイマの値との一致・不一致等の情報は
、ＲＡＭの所定のエリアに書き込まれる。ソフト割込５
ＯＦＴにおける上述した５ＯＦＴルーヂン（ステップ３
２５）では、こうした情報をヂエツクし、特定の割込処
理が実行されていなかったり、レジスタの値に不一致が
存在したりしていれば、これをエラーコードＥＲＲＰ及
びカレントエラーコードＥＲＲＣの丁１０エラーを表わ
すビットＢ３に書き込む処理がなされている。

以上詳細に説明したように、本実施例の半導体集積回路
のグイナミックバーンイン装置では、バ−ンイン試験さ
れる半導体集積回路をＣＰＵ２１によって自己診断処理
を実行する論理演咋回路として構成しており、それ白身
半導体集積回路であるＣＰＵ２１は、割込処理も実行し
つつ、不良が生じる毎に、これをエラーコードＥＲＲＰ
及びカレントエラーコードＥＲＲＣのビット８０．Ｂｌ
。

８２、Ｂ３に記憶してゆく。しかもエラーコードＥＲＲ
Ｐは被デス１−回路ＴＣｎがリセットされても保存され
るので（カレン１〜エラーコードＥＲＲＣは初期化され
る）、不良が生じた場合に、それがリセットによって解
除されるような不良であるか否かも容易に知ることがで
きる。

こうした不良の発生状態（半導体集積回路が総て正常な
場合も含む）は、データ出力ポートＤＯＵＴ１の出力レ
ベルに反映されている。上３ｘしたように、ソフ］〜割
込ＳＯＦ丁において、データ出力ホ−１〜ＤＯＵＴＩの
出力レベルの変化のタイミングは後述する如く定められ
ており、第５図に示した自己診断処理ルーチンのうち、
繰り返し実行されるステップ１９０’：ｒいしステップ
２３０のいザ−れかのステップにおいて、変更すべぎタ
イミングとなった時、変化されている。

データ出力ホ−１〜ＤＯＵＴ１の出力レベルは、約３．
６秒を一周期として変化する。叩ら、被テス１〜回路Ｔ
Ｃｎ内の総てのＲＡＭ、ＰＲＯＭ２５゜機能、Ｉｌｏが
正常であれば、その被テスト回路ＴＣｎのデータ出力ホ
−１〜Ｄ　ＯｔＪ　−ｒ　１は約２．６秒間ハイレベル
となり、その後、約１．０秒間ロウレベルとなる。この
結果、対応する発光ダイオードＬＤｎも同周期で点滅す
る（第９図（Ａ））。

一方、Ｉ１０エラーが生じており、カレントエラーコー
ドＥＲＲＣのビットＢ３がセットされておれば、データ
出力ポートＤＯＵＴ１の出力変化に伴って、発光ダイオ
ードＬＤｎは、約３．６秒を１周期とする周期中に０．
３秒ずつの点滅を４回繰り返す（第９図（Ｂ））。更に
、Ｉ１０エラーがリセットにより回復しておれば、発光
ダイオードＬＤｎは、周期の棹尾に約１秒間の点灯を付
加される（第９図（Ｃ））。

他のエラーが生じた時も同様であって、発光ダイオード
ＬＤｎは、ＦＲＯＭエラー（過去）が生じていれば周期
中に１回、ＲＡＭエラー（過去）が生じていれば周期中
に２回、ファンクションエラー（過去）が生じていれば
３回、各々点滅する（第９図（Ｄ＞、（Ｅ）、（Ｆ）参
照）。

従って、被テスト回路ＴＣｎに生じた不良は、バーンイ
ン試験中であっても、バーンイン槽１の扉７を開ければ
、各マスクプリント板ＭＰｉ上の発光ダイオードの点滅
状態より、直らに知ることができる。しかも、何等かの
異常の発生したパターン（第９図（Ｂ）ないしくＦ）等
）を出力するようになれば、被テスト回路ＴＣｎのデー
タ出力ホー１〜Ｄ　ＯＬＪ　Ｔ　１の出力タイミングと
マスク回路ＭＣｉとのそれとは相違することになり、エ
ラー検出回路ＥＣｉは直らにこれを検出して、対応する
発光ダイオードＬＥｎを点灯すると共に、これをフェー
ル表示器１７に出力するので、バーンイン試験中の不良
は扉を開けるまでもなく知ることができる。

以上説明したように、本実施例の半導体集積回路のダイ
ナミックバーンイン装置は、数多くの効果を奏するが、
そのうち、主要なものを列挙すれば次の通りである。

（ａ）　　ダイナミックバーンイン中の不良を確実にか
つ速やかに検出することができる。

（ｂ）　　半導体集積回路の不良を、同一の構成を有す
る被テスト回路ＴＣｎとマスタ回路ＭＣ１との出力デー
タの相違により検出するので、全体の構成が極めて簡易
となっている。被テスト回路ＴＣｎの構成が変わっても
、いらいらテス］〜用の回路及びプログラムを開発する
必要がなく、作業及び開発等の効率を飛躍的に高めるこ
とができる。

（Ｃ）　　発生した不良の内容を、過去（リセットによ
り解除）、現在に分（）て、しかもＦＲＯＭエラー、Ｒ
ＡＭエラー、ファンクションエラー。

Ｉ１０エラーに分けて出力するので、不良の解析が極め
て容易となる。また、更に詳しい情報をシリアルポート
５ｏｕｔを介して入手して、一層詳細な解析を行なうこ
と・ｂできる。

（ｄ＞　　複雑な動作をするＣＰＵ２１の動作状態を、
自らしらみつぶしにチェックして８３す、不良のチェッ
ク洩れが存在しない。また、５壬に発生する割込みに関
するチェックも充分に行なわれる。

以上、本発明の一実施例について説明したが、本発明は
この実施例に何等限定されるものではなく、例えば数百
もしくは数千ゲート以上を有し順序回路を１Ｊｉｉｉえ
たようなゲートアレイ等の半導体集積回路をバーンイン
テストする構成等、本発明の要旨を逸脱しない範囲にお
いて、種々なる態様で実施しえることは勿論である。

発明の構成 以上詳）ホしたように、本発明の半導体集積回路のグイ
ナミックバーンイン装置によれば、極めて簡易な構成に
よって半導体集積回路の不良をバーンイン試鋏中に確実
に検出することができるという優れた効果を奏する。し
かも、半導体集積回路を、同様の構成を有し同じソフト
ウェアを実装した論理演算回路として構成した上で比較
し不良を検出するので、テスト対象を変更する場合でも
容易に対応することができ、作業性を向上させるだけで
なく、開発期間の短縮化やコストの低減に資することも
てきる。また、論理演算回路によりチェックを行なうの
で、チェック内容・順序の変更が容易であり、かつあら
ゆる条件をチェックすることも可能である。

【図面の簡単な説明】

第１図は本発明一実施例としての半導体集積回路のグイ
ナミックバーンイン装置におけるバーンイン槽の構成を
示す斜視図、第２図（Ａ）、（Ｂ）はテスト用プリント
板ＴＰｉとマスクプリント板ＭＰｉ　との構成を示す平
面図及び正面図、第３図は実施例における電気系統を示
す回路図、第４図は被テスト回路ＴＣｎの回路図、第５
図は実施例において被テスト回路ＴＣｎ及びマスタ回路
ＭＣ１のＣＰＵ２１．３１が実行する自己診断処理ルー
チンを示すフローチＶ−ト、第６図はＲＡＭの配置の変
換を示す説明図、第７図は実施例における割込処理ルー
チンを示すフローチ１７−１”、第８図は割込処理の様
子を承りタイミングチャート、第９図（Ａ＞ないしく「
）は各々発光ダイオードＬＤｎ　、Ｌｄの点灯パターン
を示す説明図、である。 １・・・バーンイン槽 ２・・・断熱材 １６・・・コネクタ １７・・・フェール表示器 ＥＣｉ　　（ｉ＝１．２．・・・１６）・・・エラー検
出回路 ＬＤｎ　、Ｌｄ　、ＬＥｎ　　（ｎ＝１．２．　・　１
６）・・・発光ダイオード ＬＰｉ・・・発光ダイオードランプ ＭＣ１・・・マスク回路 ＭＰｉ・・・マスタプリン１〜板 ＴＣｎ・・・被テスト回路

Claims (1)

1. 【特許請求の範囲】 １　半導体集積回路を、所定温度の温度槽内で作動させ
   て試験する半導体集積回路のダイナミックバーンイン装
   置において、 上記試験される半導体集積回路を、中央処理装置による
   アクセスの下で作動し、データを外部に出力するデータ
   出力手段を備えた論理演算回路として構成し、 複数組の上記論理演算回路を、所定のサイクルで相互に
   同期をとって作動させるリセット手段に接続し、 上記複数組の論理演算回路には、上記半導体集積回路を
   繰り返しチェックすると共に、半導体集積回路が正常な
   場合には、所定のタイミングで予め定められたデータを
   上記データ出力手段を介して外部に出力するソフトウェ
   アを実装し、 上記複数の論理演算回路から出力される上記データ相互
   の相違に基づいて、半導体集積回路の不良を検出する不
   良検出手段を設けた ことを特徴とする半導体集積回路のダイナミックバーン
   イン装置。 ２　前記不良検出手段は、半導体集積回路に生じた不良
   が、上記リセット手段によるリセットによつて解除され
   る不良であるか否かを判断し、該判断に基づいて異なる
   コードを出力する不良状態判別手段を備えた特許請求の
   範囲第１項記載の半導体集積回路のダイナミックバーン
   イン装置。 ３　上記複数組の論理演算回路は複数のブロックに分け
   られ、上記リセット手段は該ブロック毎に異なるタイミ
   ングでブロック内の上記論理演算回路をリセットするよ
   う構成された特許請求の範囲第１項記載の半導体集積回
   路のダイナミックバーンイン装置。