JPS6221326A - Phase control circuit - Google Patents
Phase control circuitInfo
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- JPS6221326A JPS6221326A JP60159855A JP15985585A JPS6221326A JP S6221326 A JPS6221326 A JP S6221326A JP 60159855 A JP60159855 A JP 60159855A JP 15985585 A JP15985585 A JP 15985585A JP S6221326 A JPS6221326 A JP S6221326A
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- phase
- comparison signal
- phase control
- reference signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
基準信号と比較信号との位相情報を比較信号のパルス幅
と無関係に供給することを可能にしたディジタル位相制
御回路である。DETAILED DESCRIPTION OF THE INVENTION [Summary] This is a digital phase control circuit that makes it possible to supply phase information between a reference signal and a comparison signal regardless of the pulse width of the comparison signal.
本発明は、ディジタル位相制御回路に係わり、特に比較
信号のパルス幅に関係なく基準信号と比較信号の位相一
致を行う位相制御方式に関する。The present invention relates to a digital phase control circuit, and particularly to a phase control method for matching the phases of a reference signal and a comparison signal regardless of the pulse width of the comparison signal.
伝送路で結ばれたマスター局と複数のスレーブ局から成
るシステムにおいて、マスター局から出されるクロック
はすべて同期してシステムが働かなければならない。マ
スター局から例えば第1のスレーブ局へのデータを送る
とき、クロックは送らずにデータだけを送る。そのとき
スレーブ局において、データは入ってくるが、伝送路の
乱れなどによって位相がずれることがある。In a system consisting of a master station and multiple slave stations connected by a transmission line, the system must operate in synchronization with all clocks output from the master station. When sending data from a master station to, for example, a first slave station, only the data is sent without sending a clock. At that time, data is received at the slave station, but the phase may shift due to disturbances in the transmission path.
データ速度が例えば64K112であるとき、スレーブ
局に発振器がありその発振器がデータサンプリングのた
めの64KHzのクロックを作り、データをそのまんな
かでサンプリングする。64KHzのデータが伝送され
てきて、この発振器で64KHzのクロックを作っても
、発振器の精度などから正確に同じ周波数のクロックは
作れない。そこで、データに対してそれが0から1に立
ち上がるピンチを利用し、その立ち上りピッチを検出す
ることにより、すなわち位相の変化点を検知してそれ自
体が作る64Kt(zのクロックをデータのクロックに
合せる。When the data rate is, for example, 64K112, the slave station has an oscillator that creates a 64KHz clock for data sampling, and samples the data in the middle. Even if 64KHz data is transmitted and this oscillator creates a 64KHz clock, it will not be possible to create a clock with exactly the same frequency due to the accuracy of the oscillator. Therefore, by using the pinch when the data rises from 0 to 1 and detecting the rising pitch, in other words, by detecting the phase change point and converting the 64Kt (z clock to the data clock) generated by itself. Match.
かかる位相制御をかける回路にディジタル位相制御回路
がある。A digital phase control circuit is a circuit that performs such phase control.
従来技術の一例は第3図の回路図に示され、基準信号(
f)の位相変化を立ち上り微分により検出し、この時の
比較信号(NCK)の位相位置を位相情報として取り扱
い、微分パルスとこの位相情報をもとに位相制御を行う
もので、そのタイムチャートは第4図に示される。An example of the prior art is shown in the circuit diagram of FIG.
The phase change of f) is detected by rising differentiation, the phase position of the comparison signal (NCK) at this time is treated as phase information, and phase control is performed based on the differential pulse and this phase information.The time chart is as follows. It is shown in FIG.
なお第3図において、31は発振器、32は0相、π相
作成回路、33は選択器、34はANDゲート、35は
立ち上り微分回路、36はフリップフロップ、37はN
ANOゲート、38は1/N分周器を示し、選択器33
では入力信号(データ)の基準となる信号の立ち上りを
微分して検出し0と1の信号を出す。In FIG. 3, 31 is an oscillator, 32 is a 0-phase and π-phase generation circuit, 33 is a selector, 34 is an AND gate, 35 is a rising differentiation circuit, 36 is a flip-flop, and 37 is an N
ANO gate, 38 indicates a 1/N frequency divider, selector 33
Then, the rising edge of the reference signal of the input signal (data) is differentiated and detected, and 0 and 1 signals are output.
第4図のタイムチャートにおいて、0相クロツク(CK
)とπ相りロフクは位相が180°ずれているだけで周
波数は合っている。基準信号fの立ち上りを微分回路で
検知してd/dtの微分パルスを発振するが、比較信号
(NCK)が進んでいるときは実線の、また遅れている
ときは点線のパルスが得られる。そうなると選択器出力
は図示の如く歯が1つ加わったものとなり、NANDA
ND出NCR進みの場合実線NCR遅れの場合は点線の
パルスとなり、AND出力はNCに進みの場合位相を遅
らせ、NCR遅れの場合位相を進ませる。In the time chart of Figure 4, the 0 phase clock (CK
) and π-phase rofuku are just 180 degrees out of phase, but the frequencies are the same. A differentiation circuit detects the rise of the reference signal f and oscillates a d/dt differential pulse, and when the comparison signal (NCK) is leading, a solid line pulse is obtained, and when it is lagging, a dotted line pulse is obtained. In that case, the selector output becomes one with one tooth added as shown in the figure, and NANDA
In the case of ND output NCR lead, the solid line becomes the dotted line pulse in the case of NCR delay, and the AND output delays the phase in the case of NC lead, and advances the phase in the case of NCR delay.
第3図に示される方式では基準信号(f)の位相変化時
における比較信号との位相関係を得るためには、比較信
号のパルス幅に制限があるという欠点がある。第5図の
タイムチャートを参照すると、比較信号NCにのパルス
幅が小さいと、NANDAND出力て比較信号NCRが
進み状態にあるにもかかわらず点線で示すインヒビソト
信号が作成されず、AND出力は位相を進ませる制御と
なる問題がある。The method shown in FIG. 3 has the disadvantage that there is a limit to the pulse width of the comparison signal in order to obtain a phase relationship with the comparison signal when the reference signal (f) changes phase. Referring to the time chart in Fig. 5, if the pulse width of the comparison signal NC is small, the inhibit signal shown by the dotted line is not created even though the comparison signal NCR is in an advanced state due to the NAND output, and the AND output is in phase. There is a problem with controlling the progress of the process.
本発明はこのような点に鑑みて創作されたもので、基準
信号と比較信号との位相情報を比較信号のパルス幅と無
関係に供給できることを可能にしたディジタル位相制御
回路を提供することを目的とする。The present invention was created in view of the above points, and an object of the present invention is to provide a digital phase control circuit that can supply phase information between a reference signal and a comparison signal regardless of the pulse width of the comparison signal. shall be.
第1図は本発明実施例の回路図、第2図は第1図の実施
例のタイムチャートである。FIG. 1 is a circuit diagram of an embodiment of the present invention, and FIG. 2 is a time chart of the embodiment of FIG.
第1図に示す基準信号fと比較信号NCにとを同期させ
るディジタル位相制御回路において、基準信号fと比較
信号NCKとの位相情報を、制御期間中保持する回路1
5を設け、分周器18により作成される比較信号NCK
のパルス幅に関係なく位相制御を実行可能にした位相制
御回路が得られる。In a digital phase control circuit that synchronizes a reference signal f and a comparison signal NC shown in FIG. 1, a circuit 1 that holds phase information of a reference signal f and a comparison signal NCK during a control period.
5 is provided, and the comparison signal NCK generated by the frequency divider 18
A phase control circuit that can perform phase control regardless of the pulse width is obtained.
本発明は、フリップフロップ(D−FF)のデータ保持
機能を利用し、基準信号fをデータ、比較信号NCKを
クロックとしてフリップフロップを動作させることによ
り、位相情報を作成するようにしたものである。The present invention utilizes the data holding function of a flip-flop (D-FF) to generate phase information by operating the flip-flop using the reference signal f as data and the comparison signal NCK as a clock. .
以下、図面を参照して本発明の実施例を詳細に説明する
。Embodiments of the present invention will be described in detail below with reference to the drawings.
第1図に本発明の一実施例、第2図にその実施例のタイ
ムチャートを示す。FIG. 1 shows an embodiment of the present invention, and FIG. 2 shows a time chart of the embodiment.
第1図の回路の構成は、発振器11の信号から180°
位相のずれた0相、π相のクロックを作成する回路12
、この2つのクロックを基準信号の立ち上り情報をもと
に選択を繰り返す選択器13、基準信号fの立ち上り微
分を行う微分回路14、比較・信号の立ち上りにおける
基準信号fとの位相情報を1呆持するフリッフ゛フロッ
プ(D−FF) 15、NANDゲート16、ANDゲ
ート17から構成されている。The configuration of the circuit shown in FIG.
Circuit 12 that creates phase-shifted 0-phase and π-phase clocks
, a selector 13 that repeatedly selects these two clocks based on the rising edge information of the reference signal, a differentiation circuit 14 that differentiates the rising edge of the reference signal f, and a comparison circuit 14 that differentiates the rising edge of the reference signal f from the phase information of the reference signal f at the rising edge of the signal. It consists of a flip-flop (D-FF) 15, a NAND gate 16, and an AND gate 17.
1/N分周器18より作成された比較信号NCKは、D
−FF15のクロックとして入力、基準信号fはデータ
としてD−FF15に入力される。D−FF15のQの
出力は基準信号fと比較信号NCKとの位相情報であり
、NANDゲート16に入力される。一方、微分回路1
4で基準信号fの立ち上り微分を行い、微分パルスを作
成しNANOゲート16に入力し、D−FF15からの
位相情報との論理積をとり、これを位相制御信号として
ANDゲート17に人力して、位相制御を行う。なお、
D−FF15aは従来例のフリップフロップ36と同じ
ものである。The comparison signal NCK created by the 1/N frequency divider 18 is D
-The reference signal f is input as a clock to the FF 15, and the reference signal f is input as data to the D-FF 15. The Q output of the D-FF 15 is phase information of the reference signal f and the comparison signal NCK, and is input to the NAND gate 16. On the other hand, differentiator circuit 1
Step 4 differentiates the rising edge of the reference signal f, creates a differential pulse, inputs it to the NANO gate 16, performs an AND with the phase information from the D-FF 15, and manually inputs this to the AND gate 17 as a phase control signal. , performs phase control. In addition,
The D-FF 15a is the same as the flip-flop 36 of the conventional example.
本発明の一実施例によれば、比較信号NCHのパルス幅
を用いて位相情報信号を作成するのではな(、比較信号
NCKをD−Fl’15のクロック、基準信号fをデー
タとして利用することにより、比較信号NCHのパルス
幅に無関係に位相制御を行なえるという効果がある。According to an embodiment of the present invention, the phase information signal is created using the pulse width of the comparison signal NCH (the comparison signal NCK is used as the clock of D-Fl'15, and the reference signal f is used as the data). This has the effect that phase control can be performed regardless of the pulse width of the comparison signal NCH.
第2図は第1図の実施例のタイムチャートであり、比較
信号NCHのパルス幅が小さいときでも、立ち上りはN
AND出力に図示の如くに現れ、比較信号NCKの進み
状態をD−FF15のQの出力により判断し、へNO出
力に点線で示すように1クロック歯抜けにし、位相を遅
らせる制御が働いていることを示す。このようにして、
各スレーブ局で比較信号NCKの位相制御が行われるの
で、スレーブ局にデータが入ってもそれが検知されない
(スリップ)ということがなくなり、システム全体の同
期(網同期)が達成される。FIG. 2 is a time chart of the embodiment shown in FIG. 1, and even when the pulse width of the comparison signal NCH is small, the rising edge is N
It appears in the AND output as shown in the figure, and the advance state of the comparison signal NCK is judged by the output of Q of the D-FF 15, and control is in effect to delay the phase by skipping one clock at the NO output as shown by the dotted line. Show that. In this way,
Since the phase of the comparison signal NCK is controlled in each slave station, even if data enters the slave station, it will not be detected (slip), and synchronization of the entire system (network synchronization) will be achieved.
以上述べてきたように、本発明によれば、比較信号のパ
ルス幅に制限な(、位相制御が行なえるので、汎用ディ
ジタル位相制御としての効果がある。As described above, according to the present invention, phase control can be performed without limiting the pulse width of the comparison signal, so it is effective as a general-purpose digital phase control.
第1図は本発明による一実施例の回路図、第2図は第1
図の実施例のタイムチャート、第3図は従来の同期回路
の回路図、
第4図は第3図の回路のタイムチャート、第5図は第3
図の例の問題点を示すタイムチャートである。
第1図において、
11は発振器、
12は0相、π相作成回路、
13は選択器、
14は立ち上り微分回路・
15と15aは7リソプフロツブ(D−FF)、16は
NANDゲート、
17はANDゲート、
18は1/N分周器である。
未発明文把料
第1図
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第4図
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第5図FIG. 1 is a circuit diagram of an embodiment of the present invention, and FIG. 2 is a circuit diagram of an embodiment of the present invention.
Fig. 3 is a circuit diagram of the conventional synchronous circuit, Fig. 4 is a time chart of the circuit of Fig. 3, and Fig. 5 is a circuit diagram of the conventional synchronous circuit.
3 is a time chart showing a problem in the example shown in the figure. In Fig. 1, 11 is an oscillator, 12 is a 0-phase and π-phase generation circuit, 13 is a selector, 14 is a rising differential circuit, 15 and 15a are 7 resop flops (D-FF), 16 is a NAND gate, and 17 is an AND Gate 18 is a 1/N frequency divider. Uninvented literary materials Figure 1 Owa C and CK
-1 "l Ipponkin IIM Sarayashu I f'J's Fuimuna Y-'r-4 [Toi FIJ Iya 211]j
Tsukasa Ibu 1 time S45・O phase CK v#1c to Tani [Made 11th Time Naya F Fig. 4 Conventional 4F bow! ,"+4 ,!," is not T9 imsa ↑-to Figure 5
Claims (1)
回路において、 基準信号(f)と比較信号(NCK)との位相情報を制
御期間中保持する回路(15)を設け、分周器(18)
から作成される比較信号(NCK)のパルス幅に関係な
く位相制御を実行可能にしたことを特徴とする位相制御
回路。[Claims] In a digital phase control circuit that synchronizes a reference signal and a comparison signal, a circuit (15) is provided that holds phase information of the reference signal (f) and comparison signal (NCK) during a control period, and Circulator (18)
1. A phase control circuit characterized in that phase control can be executed regardless of the pulse width of a comparison signal (NCK) generated from.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60159855A JPS6221326A (en) | 1985-07-19 | 1985-07-19 | Phase control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60159855A JPS6221326A (en) | 1985-07-19 | 1985-07-19 | Phase control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6221326A true JPS6221326A (en) | 1987-01-29 |
Family
ID=15702700
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60159855A Pending JPS6221326A (en) | 1985-07-19 | 1985-07-19 | Phase control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6221326A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53126250A (en) * | 1977-04-11 | 1978-11-04 | Nec Corp | Digital phase synchronous system |
-
1985
- 1985-07-19 JP JP60159855A patent/JPS6221326A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53126250A (en) * | 1977-04-11 | 1978-11-04 | Nec Corp | Digital phase synchronous system |
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