JPS62209924A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は周波数シンセサイザに関し、一層詳細には、発
振器の出力信号の位相を基準信号の位相に正確に一致さ
せるための位相ロックループを用いた周波数シンセサイ
ザに関する。

特定の周波数源から分周、倍周、混合等の処理により希
望周波数の出力波を合成するという周波数シンセサイザ
が、例えば、通信システムにおいて広汎に用いられてい
る。この周波数シンセサイザとしては一種のフィードバ
ック制御回路である位相ロックループ（Ｐ　Ｌ　Ｌ）を
利用したものが従来から知られている。次に、このよう
な周波数シンセサイザの従来例について説明する。

第１図は周波数シンセサイザの概略的な構成を示すブロ
ック線図であり、この周波数シンセサイザは位相比較器
２）低域フィルタ４、電圧制御発振器（ＶＣＯ）６およ
び可変分周器８を備えている。

位相比較器２は二つの入力信号の位相差を検出する装置
であり、その出力側は低域フィルタ４の入力側に接続さ
れる。低域フィルタ４は遮断周波数より低い周波数の信
号を減衰なく自由に通過させると共に、前記周波数より
高い周波数の信号に対しては大きな減衰を与えるもので
ある。この低域フィルタ４の出力側は電圧制御発振器６
の入力側に接続される。電圧制御発振器６は制？Ｉ電圧
によって発振周波数を変化させる発振器であり、当該電
圧制御発振器６の出力側から分岐した一方の信号線は可
変分周器８の入力側に接続される。可変分周器８は信号
周波数を整数分の１に分周する機能を達成し、その出力
側は位相比較器２の一方の入力側に接続される。

すなわち、第１図の周波数シンセサイザは位相比較器２
）低域フィルタ４、電圧制御発振器６および可変分周器
８を閉ループとなるように接続した位相ロックループか
らなる。

このような周波数シンセサイザにおいて、位相比較器２
には基準周波数ｆ、Ｉを有する基準信号と可変分周器８
からの出力信号が入力される。

そして、これらの二つの信号の位相差に対応する信号が
位相比較器２から出力され、低域フィルタ４に入力され
る。この低域フィルタ４によって不要な周波数成分が除
去され、低域フィルタ４の出力信号に基づいて電圧制御
発振器６の出力周波数ｒ０が決定される。また、電圧制
御発振器６からの出力信号は可変分周器８に入力され、
この可変分周器８の分周比に応じて周波数が変化した出
力信号が位相比較器２に供給され、その周波数が前記基
準周波数ｆ、Ｉと比較され、結局、基準周波数【Ｒと出
力周波数ｆ０との位相を一致させる位相ロックが行われ
る。

ここで、可変分周器８における分周比をＮとした場合、
出力周波数Ｃ０は、 ｒｏ＝Ｎｘｆ、　　　　　　　・・・・・・（１）とな
る。従って、Ｎを変化させることにより周波数増分をｆ
、Ｉとした任意の出力周波数を得ることが出来る。

然しなから、このような位相ロックループの構成では、
所定のロック状態の制御が行われたとしても電圧制御発
振器６の出力信号の微小な位相変動があるため、基準周
波数ｆ、ｌと可変分周器８の出力周波数との間に位相差
が生じ、位相比較器２の出力信号には基準周波数ｒｌｌ
の成分を有するリプル電圧が現れる。このため、低域フ
ィルタ４の遮断周波数を基準周波数ｆ、に比較して十分
に示さくすることによってリプル電圧を抑圧しなければ
、電圧制御発振器６の出力信号に不要なスプリアスが発
生する。すなわち、通信等に悪影響を与えるスプリアス
発射を阻止するためには前記遮断周波数を下げる必要が
ある。ところが、遮断周波数を下げれば、それだけ低域
フィルタ４の遅延時間が長くなり、引込時間がかかるこ
とになる。この結果、所望の位相ロックループの実現が
不可能になるという虞がある。実際、第１図に示す位相
ロックループでは高周波数無線通信装置に要求される高
精度の周波数増分と比較的短い引込時間を同時に実現す
ることは出来ないということが知られている。

そこで、小さい周波数増分と短い引込時間を実現するた
めに帯分数分周方式の周波数シンセサイザが案出されて
おり、この周波数シンセサイザの概略的な構成を第２図
に示す。この周波数シンセサイザは位相比較器１０、加
算点１２）低域フィルタ１４、電圧制御発振器１６、可
変分周器１８、累積加算器２０およびＤ／Ａ変換器２２
を備えている。

この場°合、基準周波数ｆＲの基準信号が伝達される信
号線は二つに分岐し、その一方は位相比較器１０の入力
側に接続され、他方は累積加算器２０の入力側に接続さ
れる。位相比較器ＩＯの出力側には加算点１２が設けら
れ、この加算点１２の出力側は低域フィルター４の入力
側に接続される。

低域フィルター４の出力側は電圧制御発振器１６の入力
側に接続され、この電圧制御発振器１６の出力側から二
つに分岐した信号線の一方は可変分周器１８の入力側に
接続される。この可変分周器１８の分周比はＮまたはＮ
−１となるものであり、その切り替えは後述する桁上げ
信号により行われる。可変分周器１８の出力側は位相比
較器１０に接続される。

一方、累積加算器２０は前記基準信号に基づいて周期Ｔ
が Ｔ＝□　　　　　　　　・・・・・・（２）ｒ、Ｉ のカウントサイクル毎に供給される小数値を順次加算す
るものであり、その累積値が１を超える場合、すなわち
、桁上げを発生した場合には、”ＡＨＭをＯにすると共
に桁上げ信号を出力する。

この累積加算器２０の桁上げ信号が発生する出力側は可
変分周器１８に接続され、前記累積値に対応する信号が
発生する出力側はＤ／Ａ変換器２２に接続される。さら
に、Ｄ／Ａ変換器２２の出力側は加算点１２に接続され
ている。

ここで、当該周波数シンセサイザの所望の出力周波数を
ｆ。とし、この出力周波数ｆ０を基準周波数ｆ、で除し
た商をＫとする。すなわち、一＝Ｋ　　　　　　　　　
　　・・・・・・（３）Ｒ さらに、商にの小数点以下を切り上げた整数をＮとし、 Ｎ−に＝Ｆ　　　　　　　　　　　　・・・・・・（４
）とする。

次に、前記のような構成からなる周波数シンセサイザの
動作について説明する。そこで、具体的な数値を用いて
説明するために、予めｆ　ｏ　　””　　９．９ＭＨｚ
　　　　　　　　　　　−−（５）ｆ　＊　　＝　　１
．０ＭＨｚ　　　　　　　　　　　−・・・・・（６）
と設定する。この結果、（３）式より となり、このＫの小数部を切り上げることによって Ｎ＝１０・・・・・・く８） となる。さらに、（４）式より Ｆ　＝　Ｎ　−Ｋ　＝１０−９．９　＝０．１　　　・
・・・・・（９）となる。

先ず、初期状態において、累積加算器２０の累積値を０
とし、可変分周器１８の分周比をＩＯとする。そして、
基準周波数ｆＲの基準信号が位相比較器１０と累積加算
器２０に入力される。累積加算器２０においては、最初
のカウントサイクルでＦ、すなわち、０．１が加えられ
、累積値が０．１になる。これに続いて新たなカウント
サイクル毎に次々に０．１が加算され、１０番めのカウ
ントサイクルでは累積値が１．０となって桁上げが生じ
る。この結果、累積加算器２０から可変分周器１８に入
力される桁上げ信号によって可変分周器１８の分周比が Ｎ−１−９・・・・・・０Φ となる。次いで、１１番めのカウントサイクルでは累積
値が再び０．１になる。すなわち、１０カウントサイク
ルの中、連続する９カウントサイクルにおける分周比は
１０であり、この９カウントサイクルに続＜１０番めの
カウントサイクルにおいては分周比が９となる。従って
、平均分周比＆は １０Ｘ９＋９Ｘ１ Ｏ となる。

一般的には、（２）式で示す周期Ｔの間にＦを１回だけ
加算し、この加算を（１／Ｆ）回行うことによって桁上
げが生じる。すなわち、で示す時間内のカウントサイク
ル数は１／Ｆである。この（１／Ｆ）個のカウントサイ
クルの中では［（１／Ｆ）−１）個のカウントサイクル
で分周比がＮとなり、最後の１カウントサイクルでは分
周比がＮ−１となる。従って、平均分周比尺は Ｎ　　（（１／Ｆ）　　−１）　　＋　　（Ｎ−１）Ｘ
　１＝Ｎ（１−Ｆ）　　＋Ｆ　　（Ｎ−１＞二Ｎ−Ｆ　
　　　　　　　　　　　　　　　　・・・・・・（１３
１となり、このＱ湯式と（４）式より Ｎ　＝　Ｎ　−Ｆ　＝　Ｋ　　　　　　　　　・−・−
・−Ｑａとなる。すなわち、系が位相ロック状態であれ
ば、出力周波数ｆ０は ｆｏ〒（Ｎ−Ｆ）×ｆＲ・・・・・・α９となる。この
場合、（（１／Ｆ）−１）個のカウントサイクルでは可
変分周器１８の出力周波数は（ＮＦ）Ｘｆｔ となり、 （Ｎ−Ｆ）ｘｆＩＩ　　　　　　　　　　　　−Ｆ・・
・・・・０［９ であるから、基準周波数ｆＲより「えＸＦ／Ｎだけ低く
なる。このため、可変分周器１８の出力信号の位相はｆ
ｌｌの位相に比較して少しずつ遅れることになる。この
出力信号の位相遅れは次々に累積し、亜式で示す時間毎
に分周比がＮ−１になるため最初の値に戻る。ここで、
可変分周器１８の出力信号と基準周波数ｆ、ｌの基準信
号との位相差の時間に対する関係を第３図に示す。

すなわち、このように周期的に変動する位相差が生じる
ため、位相比較器１０の出力には前記位相差に対応した
階段状のりプル電圧が生じる。

このリプル電圧が電圧制御発振器１６に伝達されると、
電圧制御発振器１６の出力に出力周波数ｆ。

を中心として周波数がｒＲＸＦ間隔で変動するスプリア
スが生じることになる。このスプリアスは通信システム
等において悪影響を及ぼす有害なものであるため、その
発生を阻止しなげればならない。

そこで、当該周波数シンセサイザではＤ／Ａ変換器２２
（第２図参照）を用いてスプリアスの発生を阻止しよう
としている。すなわち、累積加算器２０の累積値に応じ
た信号をＤ／Ａ変換器２２に導入して第３図の波形に対
応するような信号を発生させ、この信号を加算点１２で
は反転させると共に位相比較器１０の出力信号と合成す
ることにより、前記リプル電圧の発生を抑制している。

ところが、実際には第４図に示すように、電圧制御発振
器１６への入力信号としての制御電圧に対する出力周波
数の特性が非線形であるため、スプリアスの発生を十分
に阻止することが出来ないという不都合がある。

本発明は前記の不都合を克服するためになされたもので
あって、少なくとも二つの位相ロックループを組み合わ
せることにより、有害なスプリアスの発生を阻止すると
共に正確な位相ロックが可能となる周波数シンセサイザ
を提供することを目的とする。

前記の目的を達成するために、本発明は第１の位相比較
器、第１の低域フィルタ、第１の電圧制御発振器および
第１の可変分周器を含む第１の位相ロックループと、第
２の位相比較器、第２の低域フィルタ、第２の電圧制御
発振器および第２の可変分周器を含む第２の位相ロック
ループと、前記第１および第２の可変分周器の夫々の分
周比を切り替えるための信号を発生する累算手段と、基
準周波数と目標とする出力周波数とに基づいて前記累算
手段に供給する累算用データを設定する累算用データ設
定手段とを備え、前記第２可変分周器の出力側を前記第
１および第２の位相比較器に接続し、前記第２位相比較
器に前記基準周波数の基準信号を入力し、前記第１電圧
制御発振器から前記出力周波数を有する出力信号を導出
するよう構成することを特徴とする。

次に本発明に係る周波数シンセサイザについて好適な実
施例を挙げ、添付の図面を参照しながら以下詳細に説明
する。

第５図は本発明に係る周波数シンセサイザの基本的な構
成を示すものであり、この周波数シンセサイザは累算用
データ設定手段３０と、累算手段としての累積加算器３
１と、第１の位相ロックループ３２ａおよび第２の位相
ロックループ３２ｂを含む。この場合、第１位相ロック
ループ３２ａは位相比較器３４ａ、低域フィルタ３６ａ
、電圧制御発振器３８ａおよび可変分周器４０ａからな
る。

一方、第２位相ロックループ３２ｂは位相比較器３４ｂ
、低域フィルタ３６ｂ、電圧制御発振器３８ｂおよび可
変分周器４０ｂからなる。なお、累積加算器３１、位相
比較器３４ａ、３４ｂ、低域フィルタ３５ａ、３６ｂ、
電圧制御発振器３Ｑａ、３８ｂおよび可変分周器４０ａ
、４０ｂの夫々の機能は前記従来技術において用いられ
たものと基本的には同様である。

第１位相ロックループ３２ａにおいて、位相比較器３４
ａの出力側は低域フィルタ３６ａの入力側に接続され、
低域フィルタ３６ａの出力側は電圧制御発振器３８ａの
入力側に接続される。電圧制御発振器３８ａの出力側に
接続される信号線は二つに分岐し、その一方が可変分周
器４０ａの一方の入力側に接続され、可変分周器４０ａ
の出力側は位相比較器３４ａの一方の入力側に接続され
る。

また、第２位相ロックループ３２ｂにおいて、位相比較
器３４ｂの出力側には低域フィルタ３６ｂ、電圧制御発
振器３８ｂおよび可変分周器４０ｂが順次接続される。

そして、可変分周器４０ｂの出力側に接続される信号線
は二つに分岐して位相比較器３４ａ、３４ｂの入力側に
接続され゛る。

さらに、累算用データ設定手段３０は累積加算器３１に
接続され、累積加算器３１の出力側に接続される信号線
は二つに分岐して可変分周器４０ａ、４０ｂに接続され
る。

本発明に係る周波数シンセサイザは基本的には以上のよ
うに構成されるものであり、次にその作用並びに効果に
ついて説明する。

ここで、前記従来技術の場合と同様に、当該周波数シン
セサイザによって得ようとする出力信号の所望の出力周
波数をｆ。とじ、この出力周波数ｆ。を基準周波数ｒ、
ｌで除した商をＫとする（（３）式参照）。さらに、商
にの小数点以下を切り上げた整数をＮとし、Ｎ−ＫをＦ
とする（（４）式参照）。なお、この場合のＦは累算用
データ設定手段３０によって設定され、その累算用デー
タとしてのＦに対応する信号が累積加算器３１に入力さ
れる。

また、初期状態における可変分周器４０ａ、４０ｂの夫
々の分周比をＮとする。すなわち、前記従来技術の説明
と同様に、 ｆ　ｏ　＝　９．９ＭＨｚ ｆ　Ｒ＝　１．０ＭＨｚ とすれば に＝９．９ Ｎ＝１０ Ｆ＝０．１ となる（（５）、（６）、（７）、（８）および（９）
式参照）。そこで、このような数値に対応する種々の波
形および数値を第６図に示す。この場合、Ａは基準周波
数ｆＲの基準信号を示し、Ｂは可変分周器４０ｂの出力
信号を示す。さらに、Ｃは前記信号ＡとＢの位相差、Ｄ
は累積加算器３１の累積値、Ｅは可変分周器４０ａおよ
び４０ｂの分周比、Ｇは可変分周器４０ａの出力信号を
夫々示す。

先ず、高安定度水晶発振器等を用いて安定性に優れる基
準周波数ｆＲの基準信号Ａを位相比較器３４ｂと累積加
算器３１に入力する。この結果、初期状態で累積値がＯ
の場合、（２）式で示す１カウントサイクルで累積加算
器３１にＦ＝０．１が加算される。これに続く２番めの
カウントサイクルでも０．１が加算され、累積値が０．
２となる。

以下同様に、一つのカウントサイクル毎に０．１が加算
され、１０番めのカウントサイクルの時に桁上げが生じ
て累積値が０になる。この時の桁上げ信号が可変分周器
４Ｑａ、４０ｂに入力されることにより、これらの可変
分周器４０ａ、４０ｂの夫々の分周比がＮ−１＝９に切
り替わる。すなわち、１番めから９番めまでのカウント
サイクルでは１０分周し、１０番めのカウントサイクル
では９分周する。従って、平均分周比Ｓは００式と同様
に９．９となる。この結果、第２位相ロックループ３２
ｂの電圧制御発振器３８ｂからの出力は可変分周器４０
ｂを通過することによってその平均的な出力周波数が Ｎ　Ｘ　ｆ　＊　＝−９，９ｘ　ｆ　＊　　　　　　・
・−・−ａηとなる。さらに、電圧制御発振器３８ｂの
出力には、前記従来技術の場合と同様に、第６図のＣで
示す位相差によって生じる階段状のりプルによりスプリ
アスが発生する。

一方、第１位相ロックループ３２ａの動作は前記第２位
相ロックループ３２ｂと基本的には同様であるが、位相
比較器３４ａの基準入力として可変分周器４０ｂの出力
が供給されている。このため、第１位相ロックループ３
２ａと第２位相ロックループ３２ｂの夫々がロック状態
であれば、可変分周器４０ａの出力信号Ｇの位相は可変
分周器４０ｂの出力信号Ｂの位相と同期しているため、
位相比較器３４ａの出力には階段状のりプルが生じない
。従って、第１位相ロックループ３２ａの低域フィルタ
３６ａでは基準周波数「８の成分を十分に抑圧すればよ
いので、その遮断周波数を比較的高（設定出来、この結
果、所望の短い引込時間を得ることが可能である。

また、第２位相ロックループ３２ｂにおいて、電圧制御
発振器３８ｂのスプリアス成分は可変分周器４０ｂで分
周することにより約１／Ｎに圧縮される。また、可変分
周器４０ｂから第１位相ロックループ３２ａに混入する
比較的高い周波数成分を有する位相変動は低域フィルタ
３６ａによって十分に抑圧されるため、所望の出力周波
数ｆ０を有する出力信号を好適に発生することが出来る
。

なお、本実施例においては、累算手段として累積加算器
３１を採用して可変分周器４０ａ、４０ｂの分周比を切
り替えるよう構成しているが、累積加算器３１に代替し
て累積減算器を用いることも可能である。すなわち、所
望の出力周波数ｆ。

を基準周波数ｆＲで除した商にの整数部をＮとし、小数
部をＦとしてこのＦを前記累積減算器にｍ人し、個々の
カウントサイクル毎に減算して桁下げが発生した時に可
変分周器４０ａ、４０ｂの分周比をＮ＋１に切り替える
よう構成しても同様な作用効果が得られる。

本発明によれば、以上のように、二つの位相ロックルー
プを組み合わせることにより、有害なスプリアスの発生
を抑制し、且つ引込時間の短い位相ロックが出来る周波
数シンセサイザを得ることが可能であるため、高精度の
周波数分解能と周波数ホッピングが同時に要求されるよ
うな無線通信システムに利用することが出来るという効
果が得られる。

以上、本発明について好適な実施例を挙げて説明したが
、本発明はこの実施例に限定されるものではなく、本発
明の要旨を逸脱しない範囲においで種々の改良並びに設
計の変更が可能なことは勿論である。

【図面の簡単な説明】

第１図は従来技術に係る位相ロックループを用いた周波
数シンセサイザの構成を示すブロック線図、 第２図は従来技術に係る他の周波数シンセサイザの構成
を示すブロック線図、 第３図は第２図の位相比較器に”Ｗ人される基準信号と
可変分周器からの出力信号との時間に対する位相差を示
す説明図、 第４図は電圧制御発振器における制御電圧と出力周波数
との関係を示す制御特性の説明図、第５図は本発明に係
る周波数シンセサイザの構成を示すブロック線図、 第６図は第５図の周波数シンセサイザにおける信号波形
、位相差、累積値、分周比等の関係を示す説明図である
。

Claims (3)

【特許請求の範囲】
1. （１）第１の位相比較器、第１の低域フィルタ、第１の
   電圧制御発振器および第１の可変分周器を含む第１の位
   相ロックループと、第２の位相比較器、第２の低域フィ
   ルタ、第２の電圧制御発振器および第２の可変分周器を
   含む第２の位相ロックループと、前記第１および第２の
   可変分周器の夫々の分周比を切り替えるための信号を発
   生する累算手段と、基準周波数と目標とする出力周波数
   とに基づいて前記累算手段に供給する累算用データを設
   定する累算用データ設定手段とを備え、前記第２可変分
   周器の出力側を前記第１および第２の位相比較器に接続
   し、前記第２位相比較器に前記基準周波数の基準信号を
   入力し、前記第１電圧制御発振器から前記出力周波数を
   有する出力信号を導出するよう構成することを特徴とす
   る周波数シンセサイザ。
2. （２）特許請求の範囲第１項記載のシンセサイザにおい
   て、累算手段は累積加算器からなり、累算用データ設定
   手段においては目標とする出力周波数を基準周波数で除
   算した商の小数部を切り上げた整数から前記商を減算し
   た値を累算用データとし、第１および第２の可変分周器
   の初期状態における分周比を前記整数とし、前記累算用
   データを前記累積加算器が前記基準周波数に基づくカウ
   ントサイクル毎に加算して桁上げが生じた際に前記第１
   および第２の可変分周器の分周比を前記整数−１に切り
   替えるよう構成してなる周波数シンセサイザ。
3. （３）特許請求の範囲第１項記載のシンセサイザにおい
   て、累算手段は累積減算器からなり、累算用データ設定
   手段においては目標とする出力周波数を基準周波数で除
   算した商の小数部を累算用データとし、第１および第２
   の可変分周器の初期状態における分周比を前記商の整数
   部とし、前記累算用データを前記累算減算器が前記基準
   周波数に基づくカウントサイクル毎に減算して桁下げが
   生じた際に前記第１および第２の可変分周器の分周比を
   前記整数部＋１に切り替えるよう構成してなる周波数シ
   ンセサイザ。