JPS62208672A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
- Publication number
- JPS62208672A JPS62208672A JP3323686A JP3323686A JPS62208672A JP S62208672 A JPS62208672 A JP S62208672A JP 3323686 A JP3323686 A JP 3323686A JP 3323686 A JP3323686 A JP 3323686A JP S62208672 A JPS62208672 A JP S62208672A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- substrate
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000005360 phosphosilicate glass Substances 0.000 claims abstract description 29
- 125000006850 spacer group Chemical group 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 230000001681 protective effect Effects 0.000 abstract description 16
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 14
- 239000011574 phosphorus Substances 0.000 abstract description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 13
- 125000004429 atom Chemical group 0.000 abstract description 9
- 125000004437 phosphorous atom Chemical group 0.000 abstract description 4
- 230000005684 electric field Effects 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 150000003016 phosphoric acids Chemical class 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔概要〕
MO3型半導体装置、およびそのの製造方法であって、
ゲート電極の両側端部の側壁に、緩やかなテーパを有し
、イオン注入のマスクとなる燐珪酸ガラス膜、或いはC
VD法による5i02膜が形成され、この状態でソース
およびドレイン領域に不純物原子がイオン注入されてデ
ー1−電極の両側端部の下に於いて緩やかなテーパのP
−N接合部を有するソース、およびドレイン領域が設け
られる。[Detailed Description of the Invention] [Summary] An MO3 type semiconductor device and a method for manufacturing the same, comprising:
The side walls at both ends of the gate electrode are made of phosphosilicate glass film or C which has a gentle taper and serves as a mask for ion implantation.
A 5i02 film is formed by the VD method, and in this state, impurity atoms are ion-implanted into the source and drain regions to form a gently tapered P layer below both ends of the electrode.
Source and drain regions having -N junctions are provided.
このようにして、ソースおよびドレイン領域と基板との
間のP−N接合部に於ける電界の集中を避け、ホットエ
レクトロンの発生が無く、電流駆動能力の低下がなく、
かつゲート電極の両側端部がなだらかなテーパーを有す
るように成って、ゲート電極を被覆する保護膜の燐珪酸
ガラス膜の平坦化が低濃度の燐で図れるように成って、
その上に形成する師電極が燐によって侵されないように
したもの。In this way, concentration of the electric field at the P-N junction between the source and drain regions and the substrate is avoided, no hot electrons are generated, and there is no reduction in current drive capability.
In addition, both ends of the gate electrode have a gentle taper, so that the phosphosilicate glass film of the protective film covering the gate electrode can be flattened with a low concentration of phosphorus.
This prevents the master electrode formed on it from being attacked by phosphorus.
本発明は半導体装置、特にMO3型半導体装置に係り、
特にゲート電極の両側端部下のソースおよびドレイン領
域と基板との間のP−N接合形状が緩やかなテーパー形
状を呈するようにして、そのP−N接合部分に於ける電
界集中を避けるようにした半導体装置の製造方法に関す
る。The present invention relates to a semiconductor device, particularly an MO3 type semiconductor device,
In particular, the shape of the P-N junction between the source and drain regions under both ends of the gate electrode and the substrate is made to have a gentle taper shape to avoid concentration of electric field at the P-N junction portion. The present invention relates to a method for manufacturing a semiconductor device.
MO3型トランジスタ等を含むMO3型ICは、益々高
密度に微細に形成することが要求され、そのためMO5
型トランジスタも微細に形成することが要求されている
。MO3 type ICs, including MO3 type transistors, are required to be formed with higher density and finer details.
It is also required that type transistors be formed finely.
このようにMO3型トランジスタを微細構造に形成した
場合に於いても、ソース領域、およびドレイン領域と基
板との間に形成されるP−N接合部で、電界の集中を避
けるような構造を有するようにし、基板よりゲート電極
に向かって導入されるホットエレクトロンによって、形
成される半導体装置の闇値電圧であるvth電圧が変動
しないMO8型半導体装置の製造方法が要望されている
。Even when an MO3 type transistor is formed into a fine structure in this way, it has a structure that avoids concentration of electric fields at the P-N junction formed between the source region and the drain region and the substrate. Therefore, there is a need for a method of manufacturing an MO8 type semiconductor device in which the dark voltage vth of the semiconductor device to be formed does not vary due to hot electrons introduced from the substrate toward the gate electrode.
従来、このようなソースfi域およびドレイン領域と基
板との間のP−N接合部で電界の集中を避ける構造とし
てLjghtly−Doped−Drain (以下
L DDと称する)構造のMO3型半導体装置が開発さ
れている。Conventionally, an MO3 type semiconductor device with an Ljghtly-Doped-Drain (hereinafter referred to as LDD) structure has been developed as a structure to avoid concentration of electric field at the P-N junction between the source fi region and the drain region and the substrate. has been done.
このようなLDD構造のMO5型半導体を製造するには
、第6図に示すように素子間分離用酸化膜1で画定され
たP型のSi基板2上にゲート酸化膜3を形成後、該基
板上に所定パターンに形成されたポリStよりなるゲー
ト電極4を形成する。In order to manufacture an MO5 type semiconductor having such an LDD structure, as shown in FIG. 6, after forming a gate oxide film 3 on a P-type Si substrate 2 defined by an oxide film 1 for isolation, A gate electrode 4 made of polySt is formed in a predetermined pattern on a substrate.
次いでゲート電極4をマスクとして用いて燐原子(P+
)を矢印で示すように低加速エネルギーでイオン注入し
て低濃度のN−領域5AおよびN−領域6八を形成する
。Next, using the gate electrode 4 as a mask, phosphorus atoms (P+
) as indicated by arrows, ions are implanted with low acceleration energy to form low concentration N- regions 5A and N- regions 68.
更に第7図に示すように該基板上にCVD法により5i
02膜7を形成後、この5i02膜7をリアクティブイ
オンエツチング(RI E)法を用いて異方性エツチン
グをして第8図に示すようにゲート電極4の両側端部に
スペーサとなる5i02膜7Aを形成する。Furthermore, as shown in FIG. 7, 5i was deposited on the substrate by CVD method.
After forming the 5i02 film 7, the 5i02 film 7 is anisotropically etched using reactive ion etching (RIE) to form 5i02 spacers on both ends of the gate electrode 4, as shown in FIG. A film 7A is formed.
そして第9図に示すようにこのスペーサのS+02膜7
Aを有するゲート電極4をマスクとして基板2上より砒
素(As)原子をイオン注入して高濃度のN+領域5B
、および高濃度のN4領域6Bを形成する。As shown in FIG. 9, the S+02 film 7 of this spacer
Using the gate electrode 4 having A as a mask, arsenic (As) atoms are ion-implanted from above the substrate 2 to form a highly concentrated N+ region 5B.
, and a high concentration N4 region 6B.
そしてこの低濃度領域5Aと高濃度領域5Bとでソース
領域5を形成し、低濃度領域6八と高濃度領域6Bとを
用いてドレイン領域6を形成する。The source region 5 is formed using the low concentration region 5A and the high concentration region 5B, and the drain region 6 is formed using the low concentration region 68 and the high concentration region 6B.
このようにしてゲート電極4の両側端部下のソース領域
5の端部Aと、ドレイン領域6の端部Bの基板2に対す
る濃度変化が急峻な状態に成らないようにしてその部分
に於ける電界の集中を緩和するようにしていた。In this way, the concentration change at the end A of the source region 5 and the end B of the drain region 6 under both ends of the gate electrode 4 with respect to the substrate 2 is prevented from becoming steep, and the electric field in those parts is reduced. I was trying to ease my concentration.
然し、このようなLDDの構造では、このようにして形
成されたMOS型のトランジスタのゲート電圧に印加す
る電圧を変化させ、ソース、ドレイン間に流れる電流を
制御する場合、ゲート電圧の変化量に対するソース、ド
レイン間の電流の変化量が少なく、即ち電流駆動能力が
充分でなく、また前記したソース領域5の端部Aとドレ
イン領域6の端部Bに於ける電界の集中現象を無くすに
はいま一つである。However, in such an LDD structure, when controlling the current flowing between the source and drain by changing the voltage applied to the gate voltage of the MOS transistor formed in this way, In order to eliminate the amount of change in current between the source and drain, that is, the current driving ability is insufficient, and the electric field concentration phenomenon at the end A of the source region 5 and the end B of the drain region 6 described above, There is only one.
このことは、ソース領域5が低濃度領域5八と高濃度領
域5Bで形成され、またドレイン領域6が低濃度領域6
八と高濃度領域6Bで形成されているため、この低濃度
領域5Aと6Aの濃度が低い場合は電界の集中は避りら
れるが、電流駆動能力が充分でなく、この低濃度領域5
Δ、6Aと高濃度領域5B、6Bの相互の領域の濃度の
コントロールが困難である問題がある。This means that the source region 5 is formed of the low concentration region 58 and the high concentration region 5B, and the drain region 6 is formed of the low concentration region 58 and the high concentration region 5B.
8 and the high concentration region 6B, concentration of the electric field can be avoided when the concentration of the low concentration regions 5A and 6A is low, but the current driving ability is not sufficient and the low concentration region 5
There is a problem in that it is difficult to control the concentration of the mutual regions Δ, 6A and the high concentration regions 5B, 6B.
またこのソース領@5の端部Aとドレイン領域6の端部
Bに於けるP−N接合部の形状が急峻なため、この部分
で電界の集中が発生する現象が避けられない。Furthermore, since the shape of the PN junction at the end A of the source region @5 and the end B of the drain region 6 is steep, it is inevitable that the electric field will be concentrated in these parts.
またこのようにしてゲート電極を形成した後、この基板
上に燐珪酸ガラス膜を保護膜として基板」二に被覆し、
その保w1股をゲート電極の肩の部分上で段差を発生し
ないように熔融する平坦化工程があり、このゲート電極
と基板との間には段差があり、そのためこの溶融を容易
にするためには燐珪酸ガラスに占める燐の濃度を増大さ
せる必要がある。After forming the gate electrode in this way, a phosphosilicate glass film is coated on the substrate as a protective film,
There is a flattening process in which the wafer is melted on the shoulder part of the gate electrode so as not to create a level difference. It is necessary to increase the concentration of phosphorus in the phosphosilicate glass.
然し、このように燐の濃度を増大させて保護膜としての
燐珪酸ガラス膜を形成すると、この燐が大気中の水分と
反応して燐酸が形成され、この燐酸とその上に形成され
るアルミニウムの電極が侵される問題が生じる。However, when the concentration of phosphorus is increased to form a phosphosilicate glass film as a protective film, this phosphorus reacts with moisture in the atmosphere to form phosphoric acid, and this phosphoric acid and the aluminum formed on it react. A problem arises in which the electrodes are attacked.
そのため、保護膜の燐珪酸ガラス膜に占める燐の含有量
はできるだけ低下させることが望ましい。Therefore, it is desirable to reduce the phosphorus content in the phosphosilicate glass film of the protective film as much as possible.
本発明は上記した問題点を解決し、ソース領域、および
ドレイン領域と基板間のP−N接合部で電界の集中が発
生しないような形状となし、更にゲート電極と基板間に
緩やかなテーパを形成することで、このゲート電極上に
形成する保護膜の平坦化が容易になることにより、燐珪
酸ガラス膜に燐を高濃度に添加させる必要を無くし、そ
の上に形成されるMの電極がこの保護膜の燐に依って侵
されないようにした半導体装置の製造方法の捉供を目的
とする。The present invention solves the above-mentioned problems by creating a shape that prevents electric field concentration from occurring at the P-N junction between the source region and the drain region and the substrate, and also by creating a gentle taper between the gate electrode and the substrate. This makes it easier to flatten the protective film formed on the gate electrode, eliminating the need to add phosphorus to the phosphosilicate glass film at a high concentration, and making it easier for the M electrode formed on it to flatten. The purpose of this invention is to provide a method for manufacturing a semiconductor device in which the protective film is not attacked by phosphorus.
C問題点を解決するための手段〕
本発明の半導体装置は第1図に示すように、半導体基板
13上に形成されたゲート電極12の両側端部になだら
かなテーパ形状を有する燐珪酸ガラス膜、或いはCVD
法によるSiO2膜よりなるリフロー膜14Bが形成さ
れている。Means for Solving Problem C] As shown in FIG. 1, the semiconductor device of the present invention includes a phosphosilicate glass film having a gently tapered shape at both ends of a gate electrode 12 formed on a semiconductor substrate 13. , or CVD
A reflow film 14B made of a SiO2 film is formed by a method.
このような本発明の半導体装置の製造方法は、第2図よ
り第5図迄に説明するように、ゲート酸化1*11、お
よびゲート電極12を形成した基板13上にマスク用被
膜14を形成する工程、
該基板13上に形成したマスク用被膜14を異方性エツ
チングして前記ゲート電極120両側端部の側壁にスペ
ーサ被膜14八を形成する工程、前記基板13の両側端
部の側壁に設けたスペーサ被膜14^をリフローしてゲ
コト電極12の両側端部より横方向に向かって緩やかな
テーパ形状を有するリフロー膜14Bとする工程、
前記基板13上よりリフロー膜14Bを介して不純物原
子を導入してソースおよびドレイン領域15B。The method for manufacturing a semiconductor device of the present invention includes forming a masking film 14 on a substrate 13 on which a gate oxidation 1*11 and a gate electrode 12 are formed, as explained from FIGS. 2 to 5. a step of anisotropically etching the mask film 14 formed on the substrate 13 to form a spacer film 148 on the side walls of both ends of the gate electrode 120; A step of reflowing the provided spacer film 14^ to form a reflow film 14B having a gradual taper shape laterally from both ends of the Gecoto electrode 12, and impurity atoms are removed from above the substrate 13 through the reflow film 14B. Introducing source and drain regions 15B.
16Bを形成することを特徴とする。16B.
本発明の半導体装置は、ゲート電極12の両側端部に緩
やかなテーパを有する燐珪酸ガラス膜のような不純物原
子導入用のスペーサ膜14Aが形成され、このデー1−
電極12を含むスペーザ瞭t4A上より不純物原子がイ
オン注入されて、ゲート電極120両側端部下より、基
板13に対するP−N接合部が、緩やかなテーパーを形
成して延びるソースおよびドレイン領域158.16+
1が形成され、ソース、およびドレイン領域15B、
16Bと基板13間のP−N接合部で電界の集中が発生
しないようにする。In the semiconductor device of the present invention, a spacer film 14A for introducing impurity atoms, such as a phosphosilicate glass film having a gentle taper, is formed at both ends of the gate electrode 12.
Impurity atoms are ion-implanted from above the spacer layer t4A including the electrode 12, and the source and drain regions 158.16+ have a PN junction with the substrate 13 extending from below both ends of the gate electrode 120 forming a gentle taper.
1 is formed, source and drain regions 15B,
Avoid concentration of electric field at the PN junction between 16B and the substrate 13.
さらにこのゲート電極12の両側端部のスペーサ膜がリ
フローされて、なだらなかなテーパを有するりフロー膜
14Bが形成され、その上に保護膜として形成する燐珪
酸ガラスH¥17の燐の含有量が少なくて済むようにし
、この保護膜17の上に、後の工程で形成するAQの電
極が燐珪酸ガラス膜の燐原子によって侵されないように
する。Furthermore, the spacer films at both ends of the gate electrode 12 are reflowed to form a gently tapered or flow film 14B, and a phosphorus-containing glass phosphorus silicate glass H ¥17 is formed as a protective film thereon. The amount is made small so that the AQ electrode to be formed on the protective film 17 in a later step is not attacked by the phosphorus atoms of the phosphosilicate glass film.
以下、図面を用いて本発明の一実施例につき詳細に説明
する。Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
本発明の半導体装置は、第1図に示すように、基板13
上のゲート電極12の両側端部になだらかなテーパー形
状を有する燐珪酸ガラス膜等よりなるリフロー膜14B
が形成され、このリフロー膜1.4Bをマスクとして不
純物原子が導入されて、ゲート電極12の両側端部下よ
り基板の横方向に向かって緩やかに延びるテーパ状のP
N接合部を有するソース領域15B、およびドレイン領
域16Bが形成されている。As shown in FIG. 1, the semiconductor device of the present invention has a substrate 13
A reflow film 14B made of a phosphosilicate glass film or the like having a gently tapered shape at both ends of the upper gate electrode 12.
is formed, and impurity atoms are introduced using the reflow film 1.4B as a mask to form a tapered P that gently extends from below both ends of the gate electrode 12 in the lateral direction of the substrate.
A source region 15B and a drain region 16B having an N junction are formed.
またこの基板13」二に燐珪酸ガラス膜よりなる保護膜
17が形成されている。Further, a protective film 17 made of a phosphosilicate glass film is formed on the substrate 13'.
このような半導体装置を製造する場合、まず第2図に示
すように、ゲート酸化膜11、およびポリSiよりなる
ゲート電極12を形成したP型のSi基板13上に80
KeVの低加速電圧で、P+原子を1×10 〜10
のドーズ量でイオン注入して、低濃度のN−領域15
八と低濃度のN−領域16八とを形成する。When manufacturing such a semiconductor device, first, as shown in FIG.
At a low acceleration voltage of KeV, P+ atoms are
The low concentration N- region 15 is formed by ion implantation at a dose of
8 and a low concentration N- region 168 are formed.
次いで燐珪酸ガラス膜14をCVD法により基板13上
に被覆形成する。Next, a phosphosilicate glass film 14 is formed to cover the substrate 13 by the CVD method.
次いで第3図に示すように、異方性エツチングであるリ
アクティブイオンエツチング(RI E)法を用いて、
燐珪酸ガラス膜14を異方性エツチングする。この異方
性エツチングは、燐珪酸ガラス膜14の縦方向のエツチ
ング速度が横方向のエツチング速度より速いので、ゲー
ト電極12上の燐珪酸ガラス膜14がエツチングされた
時、このゲート電極12の両側端部の側壁に燐珪酸ガラ
ス膜がスペーサ膜14Aとして残留するようになる。Next, as shown in FIG. 3, using reactive ion etching (RIE), which is anisotropic etching,
The phosphosilicate glass film 14 is anisotropically etched. In this anisotropic etching, the vertical etching speed of the phosphosilicate glass film 14 is faster than the horizontal etching speed, so when the phosphosilicate glass film 14 on the gate electrode 12 is etched, both sides of the gate electrode 12 are etched. The phosphosilicate glass film remains on the side wall of the end portion as a spacer film 14A.
次いで第4図に示すようにこの側壁に付着している燐珪
酸ガラス膜よりなるスペーサ膜14八をリフローしてリ
フローHJ ]、4 Bとする。Next, as shown in FIG. 4, the spacer film 148 made of a phosphosilicate glass film attached to this side wall is reflowed to form a reflow HJ], 4B.
このリフロ一温度は、スペーサ膜14A自体の厚さが薄
いため、1000℃以下の低温で済む。This reflow temperature can be as low as 1000° C. or less because the spacer film 14A itself is thin.
次いで第5図に示すようにこのようにゲート電極12の
両側端部より左右に緩やかなテーパで延びるリフロー膜
14Bとゲート電極12をマスクとして基板13上より
砒素原子(As+)を150KeVの加冊
Iダ
速電圧で、10 の1゛−ズ量でイオン注入してソー
ス領域1511とドレイン領域16Bを形成する。Next, as shown in FIG. 5, arsenic atoms (As+) are added at 150 KeV from above the substrate 13 using the reflow film 14B and the gate electrode 12 as masks, which extend from both ends of the gate electrode 12 with a gentle taper to the left and right. A source region 1511 and a drain region 16B are formed by implanting ions at a voltage of 1/2 and a 1° dose of 10°.
このソース領域15Bとドレイン領域16Bはゲート電
極12の両側端部下より横方向に向かって、基板に対す
るP−N接合部が緩やかな曲線で形成されるため、この
ソース領域とドレイン領域と基板13との間のP−N接
合部で電界の集中が見られなくなる。The source region 15B and the drain region 16B are formed with a gentle curve in the P-N junction with the substrate from below both ends of the gate electrode 12 in the lateral direction. No concentration of electric field is seen at the P-N junction between the two.
また基板上に形成される保護膜17は、下のゲート電極
12の両側端部から横方向に向かって燐珪酸ガラス膜1
4^が緩やかなテーパで形成されているため、ゲート電
極12の肩Cの部分上で段差を発生することがなく緩や
かなテーパで形成され、従来のように燐珪酸ガラス膜1
7をリフローする工程を必要としない。In addition, the protective film 17 formed on the substrate extends horizontally from both ends of the lower gate electrode 12 to the phosphosilicate glass film 1.
4^ is formed with a gentle taper, so that there is no step difference on the shoulder C of the gate electrode 12, and it is formed with a gentle taper, unlike the conventional phosphosilicate glass film 1.
7 does not require a reflow process.
また仮にリフローする工程が必要となっても、この保護
膜17が緩やかなテーパで形成されているため、燐珪酸
ガラス膜17に含有される燐の濃度は少なくて済み、そ
のためこの上に形成される師の電極が燐珪酸ガラス膜1
7の燐によって侵されることが無い。Furthermore, even if a reflow process is required, since the protective film 17 is formed with a gentle taper, the concentration of phosphorus contained in the phosphosilicate glass film 17 can be reduced, so that The electrode is made of phosphosilicate glass film 1.
It is not attacked by phosphorus of 7.
尚、本実施例に於いては第2図に示すように、低加速の
イオン注入工程を行ったが、ソース領域15B 、ドレ
イン領域16Bをイオン注入で形成した後、基板13を
熱処理する工程があり、この熱処理工程によってゲート
電極工2直下にN型のチャネル領域が延びて形成される
場合があり、この時には第2図に示した低加速のイオン
注入工程を設けなくとも良い。In this embodiment, as shown in FIG. 2, a low-acceleration ion implantation step was performed, but after forming the source region 15B and drain region 16B by ion implantation, the step of heat-treating the substrate 13 was performed. In some cases, an N-type channel region is formed extending directly under the gate electrode process 2 through this heat treatment process, and in this case, the low acceleration ion implantation process shown in FIG. 2 may not be performed.
以上述べたように本発明の半導体装置、およびその製造
方法によれば、ゲート電極とゲート電極の両側端部より
横方向に向かって緩やかなテーパで延びる燐珪酸ガラス
膜をマスクとしてイオン注入法により形成されるソース
およびドレイン領域の基板に対するP−N接合部が、ゲ
ート電極の両側端部下より緩やかなテーパで形成されて
いるため、ソースおよびドレイン領域と基板との間のP
−N接合部で電界の集中がみられなくなり、従ってホッ
トエレクトロンの発生が抑えられる。As described above, according to the semiconductor device of the present invention and its manufacturing method, ion implantation is performed using a gate electrode and a phosphosilicate glass film extending laterally with a gentle taper from both ends of the gate electrode as a mask. Since the formed P-N junctions of the source and drain regions with the substrate are formed with a gentle taper below both ends of the gate electrode, the P-N junction between the source and drain regions and the substrate
The concentration of electric field is no longer observed at the -N junction, and therefore the generation of hot electrons is suppressed.
またLDD構造のような低濃度の拡散領域がないため、
ソース、ドレイン領域の抵抗が低くでき、電流駆動能力
を劣化させない効果がある。Also, since there is no low concentration diffusion region like the LDD structure,
The resistance of the source and drain regions can be reduced, which has the effect of not deteriorating the current drive ability.
またゲート電I函上の保護I臭となる燐珪酸ガラス膜に
含をされる燐の濃度が低濃度で済むため、〜電極が燐珪
酸ガラス膜の燐原子によって侵されるようなことも無く
なり、高信頼度の半導体装置が得られる効果がある。In addition, since the concentration of phosphorus contained in the phosphosilicate glass film, which causes the protective I odor on the gate electrode I box, can be reduced to a low concentration, the electrodes will not be attacked by the phosphorus atoms of the phosphosilicate glass film. This has the effect of providing a highly reliable semiconductor device.
第1図は本発明の半導体装置の構造を示す断面図、
第2図より第5回連は本発明の半導体装置の製造方法を
工程順に示す断面図、
第6図より第9回連は従来の半導体装置の製造方法を工
程順に示す断面図である。
図に於いて、
11はゲート酸化膜、12はゲート電極、■3はSt基
板、14は燐珪酸ガラス膜、14八はスペーサ膜、14
Bはりフロー膜、15八、16AはN−領域、15Bは
ソースV4域、16Bはドレイン領域を示す。
治り珈東装置−藷危e求7Fケ肋m
@ 1 図
/1−4260月のイぐ〈2琴C痰く)jンをへ′フt
シlさく゛工社Cイ]第2図
ニ棒巨−デ勤<gp、計拝^isイI)61jイシ1λ
玉11−フFSG!f)ミfシa’工jYrB第3図
第6図FIG. 1 is a cross-sectional view showing the structure of the semiconductor device of the present invention; FIG. FIG. 3 is a cross-sectional view showing a method for manufacturing a semiconductor device in order of steps. In the figure, 11 is a gate oxide film, 12 is a gate electrode, 3 is an St substrate, 14 is a phosphosilicate glass film, 148 is a spacer film, 14
B beam flow film, 158 and 16A are N- regions, 15B is a source V4 region, and 16B is a drain region. Healing device - 7F ke ribs @ 1 Fig.
Figure 2
Ball 11-fu FSG! f) Mi fshaa' 工jYrBFigure 3Figure 6
Claims (4)
、ゲート電極(12)より構成される半導体装置であっ
て、前記ゲート電極(12)の両側端部の側壁にテーパ
ーを有する被膜(14B)が形成されていることを特徴
とする半導体装置。(1) Source region (15B), drain region (16B)
, a semiconductor device comprising a gate electrode (12), characterized in that a tapered coating (14B) is formed on the side walls of both end portions of the gate electrode (12).
)を形成したシリコン基板(13)上に不純物原子導入
のためのマスク用被膜(14)を形成する工程、該基板
(13)上に形成したマスク用被膜(14)を異方性エ
ッチングして前記ゲート電極(12)の両側端部の側壁
にスペーサ被膜(14A)を形成する工程、前記ゲート
電極(12)の両側端部の側壁に設けたスペーサ被膜(
14A)をリフローしてゲート電極(12)の両側端部
より横方向に緩やかなテーパ形状を有するリフロー膜(
14B)とする工程、 前記基板上よりリフロー膜(14B)を介して不純物原
子をイオン注入してソース領域(15B)およびドレイ
ン領域(16B)を形成する工程を有することを特徴と
する半導体装置の製造方法。(2) Gate oxide film (11) and gate electrode (12)
) forming a masking film (14) for introducing impurity atoms on the silicon substrate (13) on which the masking film (14) formed on the substrate (13) is anisotropically etched; a step of forming a spacer film (14A) on the side walls of both ends of the gate electrode (12); a step of forming a spacer film (14A) on the side walls of both ends of the gate electrode (12);
14A) is reflowed to form a reflow film (
14B), and forming a source region (15B) and a drain region (16B) by ion-implanting impurity atoms from above the substrate through a reflow film (14B). Production method.
いは化学蒸着法による二酸化シリコン膜であることを特
徴とする特許請求の範囲第2項に記載の半導体装置の製
造方法。(3) The method for manufacturing a semiconductor device according to claim 2, wherein the mask film (14) is a phosphosilicate glass film or a silicon dioxide film formed by chemical vapor deposition.
成後、該被膜(14)を異方性エッチングするのに先立
って、該基板(13)に不純物原子を導入して低濃度の
ソースおよびドレイン領域を形成する工程を付与するこ
とを特徴とする特許請求の範囲第2項および第3項に記
載の半導体装置の製造方法。(4) After forming a mask film (14) on the substrate (13) and prior to anisotropically etching the film (14), impurity atoms are introduced into the substrate (13) to reduce the concentration of the mask film (14). 4. The method of manufacturing a semiconductor device according to claim 2, further comprising the step of forming source and drain regions.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3323686A JPS62208672A (en) | 1986-02-17 | 1986-02-17 | Semiconductor device and manufacture thereof |
US07/010,667 US4755479A (en) | 1986-02-17 | 1987-02-04 | Manufacturing method of insulated gate field effect transistor using reflowable sidewall spacers |
KR8701294A KR900003840B1 (en) | 1986-02-17 | 1987-02-17 | Insulation gate field effect transistor manufacturing method |
EP87400346A EP0233823A3 (en) | 1986-02-17 | 1987-02-17 | Method for manufacturing a metal insulator semiconductor field effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3323686A JPS62208672A (en) | 1986-02-17 | 1986-02-17 | Semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62208672A true JPS62208672A (en) | 1987-09-12 |
Family
ID=12380823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3323686A Pending JPS62208672A (en) | 1986-02-17 | 1986-02-17 | Semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62208672A (en) |
-
1986
- 1986-02-17 JP JP3323686A patent/JPS62208672A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH01125935A (en) | Manufacture of semiconductor device | |
JPS6025894B2 (en) | Method for manufacturing semiconductor devices using ion implantation | |
JPS62208672A (en) | Semiconductor device and manufacture thereof | |
JPH0272634A (en) | Semiconductor device | |
JPS62200770A (en) | Manufacture of insulated gate field effect transistor | |
JPS6032974B2 (en) | Manufacturing method of semiconductor device | |
KR0146525B1 (en) | Method for manufacturing thin film transistor | |
JPH01102967A (en) | Mos transistor and manufacture thereof | |
JPH05267338A (en) | Manufacture of semiconductor device | |
JPH03191529A (en) | Manufacture of semiconductor device | |
JPH05211328A (en) | Mos transistor and manufacturing method thereof | |
JPH03229427A (en) | Manufacture of mos-type semiconductor device | |
JPH0328833B2 (en) | ||
EP0265958A2 (en) | Process of making insulated- gate field-effect transistors | |
JPS63302562A (en) | Manufacture of mos type semiconductor device | |
JPH04196525A (en) | Manufacture of semiconductor device | |
JPS63261879A (en) | Manufacture of semiconductor device | |
JPH01145849A (en) | Manufacture of semiconductor device | |
JPS6267876A (en) | Manufacture of semiconductor device | |
JPH0774355A (en) | Semiconductor device and manufacture thereof | |
KR940002401B1 (en) | Manufacturing method of semiconductor device | |
JPS62250673A (en) | Manufacture of semiconductor device | |
JPH0479216A (en) | Manufacture of mis type semiconductor device | |
JPS61201471A (en) | Manufacture of semiconductor device | |
JPH0399434A (en) | Manufacture of semiconductor device |