JPS62204363A - Shared memory system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔目 次〕
概要、・
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
【勾 実施例の構成
（Ａ） 実施例の動作
（ｅ） 他の実施例
発明の効果
〔概要〕
複数のプロセッサでメモリを共有するシステムにおいて
、各プロセッサにバッファ・メモリを設け、共有メモリ
に対するリードアクセスにょシ得たデータを各プロセッ
サのバッファ・メモリにコピーしておき、共有メモリの
データがライトアクセスにより変更されるまではバッフ
ァ・メそすをリードアクセスすることにょシリードアク
セス時の競合をなくするとともに、ライトアクセスによ
りデ−タの変更が行なわれたときは各バッファ・メモリ
のデータを無効化するもの。[Detailed Description of the Invention] [Table of Contents] Overview, Field of Industrial Use, Conventional Technology, Problems to be Solved by the Invention, Means for Solving the Problems, Examples of Means and Effects for Solving the Problems [Structure of Examples (A) Operation of the embodiment (e) Effects of the invention of other embodiments [Summary] In a system in which memory is shared by a plurality of processors, each processor is provided with a buffer memory, and data obtained by read access to the shared memory is transferred to each processor. The data is copied to the buffer memory of the shared memory, and read access is performed on the buffer memory until the data in the shared memory is changed by write access. This eliminates contention during serial read access, and the data is This function invalidates the data in each buffer memory when the data is changed.
本発明は共有メモリ方式に係り、特に共有メモＩＪ ｔ
−備えたマルチデ鴛セッサシステムにおいて、共有メモ
リのデータを各プロセッサのバッファ・メモリにコピー
することにより、リードアクセス競合を回避するように
したものに関する。The present invention relates to a shared memory system, and particularly to a shared memory IJt.
The present invention relates to a multi-processor system having the following features, in which read access conflicts are avoided by copying data in a shared memory to the buffer memory of each processor.
データ処理を効率的に行うために複数のプロセッサを動
作させることが行なわれているが、この場合、同一デー
タを共同使用するため１つのメモリを各プロセッサで共
有する共有メモリ方式が使用される。この場合、共有メ
モリに対する各プロセッサからのアクセス競合をさける
ため、第４図に示す如く、複数のプロセッサ３２−０．
３２−１・・・・・・３２−ルと共有メモリ３０との間
にアービタ３１を配置している。そして各プロセッサ３
２−０．３２−１・・・・・・３２−７Ｌ間のアクセス
競合はアービタ３１により順序化され共有メモＩ７３０
に伝達される。In order to perform data processing efficiently, a plurality of processors are operated. In this case, a shared memory system is used in which each processor shares one memory in order to jointly use the same data. In this case, in order to avoid access conflict from each processor to the shared memory, a plurality of processors 32-0.
32-1 . . . An arbiter 31 is arranged between the shared memory 30 and the shared memory 30. and each processor 3
2-0. Access conflicts between 32-1...32-7L are ordered by the arbiter 31 and shared memory I730
is transmitted to.
この方式では、アクセス競合が存在するとき、競合した
アクセス要求の数に比例して待時間が増加するという問
題点がある。この場合、共有メモリに対してライトアク
セスが行なわれる場合、共有メモリ内データを保証する
意味から競合調停による待時間はやむを得ないが、アク
セスがリードの場合、共有メモリ内データは変更されな
いので、このようなものに対して同時アクセスを可能と
する共有メモリ方式を提供することが本発明の目的であ
る。This method has a problem in that when there is access contention, the waiting time increases in proportion to the number of competing access requests. In this case, when a write access is made to the shared memory, the waiting time due to conflict arbitration is unavoidable in order to guarantee the data in the shared memory, but if the access is a read, the data in the shared memory is not changed, so this It is an object of the present invention to provide a shared memory scheme that allows simultaneous access to such things.
前記目的を達成するため、本発明の共有メモリ方式では
、第１図に示す如く、共有メモリ１を共同で使用するプ
ロセッサ３−０．３−１・・・・・・３−ルにそれぞれ
バッファ・メモリ４−０．４−１・・：・・・４− ｎ
を設ける。そして共有メモリ１に対するリードアクセス
により得たデータを各プロセッサのバッファ・メモリ４
−０．４−１・・・・・・４−ルにコヒーシておき、以
後共有メモリ１のデータがライトアクセスにより変更さ
れるまではバッファ・メモリをリードアクセスする。ま
た共有メモリ１のデータがライトアクセスによ〕変更さ
れたとき各バッファ・メモリのデータを無効化し、次に
リードアクセスしたとき共有メモリ１内の正しいデータ
をアクセスできるようにする。なおアービタ２を設け、
共有メモリｌに対するアクセス競合を調整する。In order to achieve the above object, in the shared memory system of the present invention, as shown in FIG.・Memory 4-0.4-1...:...4-n
will be established. The data obtained by read access to the shared memory 1 is then transferred to the buffer memory 4 of each processor.
-0.4-1 . . . 4-file cohesively, and read access to the buffer memory is thereafter performed until the data in the shared memory 1 is changed by write access. Furthermore, when the data in the shared memory 1 is changed by write access, the data in each buffer memory is invalidated, so that the correct data in the shared memory 1 can be accessed the next time the read access is made. In addition, arbiter 2 is provided,
Adjust access conflicts for shared memory l.
各プロセッサは、共有メモリ１のデータがライトアクセ
スにより変更されるまではバッファ・メモリをリードア
クセスすることによりリーｒアクセス時の競合をなくす
ことができ、ライトアクセスに比較して非常に多いリー
ドアクセスの競合を大幅に削減することが可能となる。Each processor can eliminate contention during read access by read accessing the buffer memory until the data in shared memory 1 is changed by write access, and read accesses are much more frequent than write accesses. This makes it possible to significantly reduce competition.
（α） 実施例の構成
本発明の一実施例を第１図および第２図により説明する
。(α) Configuration of Embodiment An embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG.
図中、第１図と同符号部は同一部分を示し、５はバッフ
ァ・メモリ４−０内に設けられたメモリ、６はフラグ部
であってメモリ５内のデータの有効性、無効性を示すも
の、７はスイッチであって固定接点７−２．７−３と切
替接続する可動接点７−１を有するものである。他のバ
ッファ・メモリも、バッファ・メモリ４−０について説
明・した前記メモリ５、フラグ部６、スイッチ７等が設
けられている。In the figure, the same reference numerals as those in FIG. 7 is a switch having a movable contact 7-1 which is switched and connected to a fixed contact 7-2, 7-3. The other buffer memories are also provided with the memory 5, flag unit 6, switch 7, etc., which have been described with respect to the buffer memory 4-0.
メモリ５は共有メモリ１の内容をコピーして記憶してい
るものであって、プロセッサが初め共有メモリ５に対す
るリードアクセスにより得たデータをそれぞれ保持する
ものである。このコピー単位は、通常共有メモリ１がセ
グメントやページにに区分されているので、この区分単
位、例えばページ単位でコピーされるが、勿論これのみ
に限爺されるものではなく、もつと小さなものでも大き
なものでも適用できるものである。The memory 5 stores a copy of the contents of the shared memory 1, and holds data obtained by the processor through read access to the shared memory 5 for the first time. Since the shared memory 1 is usually divided into segments and pages, this copy unit is copied in this division unit, for example, page unit, but of course it is not limited to this only, and it can also be a small one. However, it can also be applied to large objects.
フラグ部６はメモリ５内にデータがコピーされたときこ
のメモリ内のデータの有効性を示すフラグを出力するも
のであシ、メモリ５に有効なデータがコピーされている
ときメモリ５からの制御信号により例えば「１」を出力
する。The flag section 6 outputs a flag indicating the validity of data in the memory 5 when data is copied into the memory 5, and when valid data is copied into the memory 5, control from the memory 5 is performed. The signal outputs, for example, "1".
スイッチ７はプロセッサのリードアクセスをそのときの
メモリ５内の状態に応じてメモリ５に伝達するか、アー
ビタ２に伝達するのか選択するものであって、メモリ５
内に有効なデータが存在するとき、フラグ部６の出力「
１」に応じて可動接点７−１を固定接点７−２側に接続
させる。そしてメモリ５内のデータが無効化されている
とき、フラグ部６の出力ｒＯＪに応じて可動接点７−１
を固定接点７−３側に接続させる。スイッチ７は勿論半
導体のスイッチング素子で構成することもできる。The switch 7 selects whether to transmit a read access from the processor to the memory 5 or to the arbiter 2 depending on the state in the memory 5 at that time.
When there is valid data in the flag unit 6, the output “
1", the movable contact 7-1 is connected to the fixed contact 7-2 side. When the data in the memory 5 is invalidated, the movable contact 7-1
Connect to the fixed contact 7-3 side. Of course, the switch 7 can also be constructed from a semiconductor switching element.
なおプロセッサからのリードアクセスはバッファ・メモ
リに伝達され、メモリ５内に所定のアドレスノデータが
存在しないときはアービタ２に伝達される。そしてライ
トアクセスはスイッチ７を経由せずにアービタ２に伝達
される。Note that a read access from the processor is transmitted to the buffer memory, and when data at a predetermined address does not exist in the memory 5, it is transmitted to the arbiter 2. The write access is then transmitted to the arbiter 2 without going through the switch 7.
（ｂ） 実施例の動作
第１図および第２図に示した本発明の一実施例構成の動
作について、プロセッサ３−０からのアクセスを中心に
説明する。(b) Operation of the Embodiment The operation of the configuration of the embodiment of the present invention shown in FIGS. 1 and 2 will be described with a focus on access from the processor 3-0.
■ 初期状態に詔いてメモリ５にはデータがないのでフ
ラグ部６はメモリ５内に有効なデータが存在しないこと
を示す「０」が出力され、スイッチ７の可動接点７−１
は固定接点７−３と導通し、アービタ側がオンになって
いる。この状態でプロセッサ３−０がリードアクセスを
行なうと、このリードアクセス要求はアービタ２に伝達
され、従来の方式と同様にしてデータが共有メモリ１か
ら読み出される。もしこのとき競合があればアービタ２
はアクセス要求を順序付けし、順番に行なわせる。この
ようにして読み出されたデータはプロセッサ３−０に与
えられると同時にメモリ５に書き込まれる。そしてメモ
リ５からの制御信号によりフラグ部６は、メモリ５内に
有効なデータが存在することを示す「Ｕを出力し、スイ
ッチ７は切替え制御されて今度は可動接点７−１は固定
接点７−２と導通し、メモリ側がオンになる。以後プロ
セッサからのリードアクセスは、フラグ部６から「１」
が出力する限シメモリ５側に伝達される。この結果ライ
トアクセスに比較してはるかに頻度の多いリードアクセ
スをメモリ５が対処することになる。■ Since there is no data in the memory 5 in the initial state, the flag section 6 outputs "0" indicating that there is no valid data in the memory 5, and the movable contact 7-1 of the switch 7
is electrically connected to the fixed contact 7-3, and the arbiter side is turned on. When processor 3-0 performs read access in this state, this read access request is transmitted to arbiter 2, and data is read from shared memory 1 in the same manner as in the conventional system. If there is a conflict at this time, arbiter 2
orders access requests and causes them to be processed sequentially. The data read in this manner is provided to the processor 3-0 and simultaneously written to the memory 5. Then, in response to a control signal from the memory 5, the flag section 6 outputs "U" indicating that valid data exists in the memory 5, and the switch 7 is controlled to change over, and the movable contact 7-1 is now switched to the fixed contact 7. -2 and the memory side is turned on.From then on, read access from the processor is set to "1" from the flag section 6.
The output limit is transmitted to the memory 5 side. As a result, the memory 5 handles read accesses, which are much more frequent than write accesses.
■ ところでメモリ５にコピーされていないデータに対
してプロセッサ３−０よシリードアクセスが行なわれた
とき、メモリ５内のアドレス情報とこのリードアクセス
におけるアドレス情報とが比較されてメモリ５内にアク
セス先が存在しないことがわかるので、この場合、フラ
グを「０」にして該リードアクセスをアービタ２に伝達
し、共有メモリ１からデータを読み出し、前記■の初期
の場合と同様に、データをプロセッサ３−０に与えると
ともにメモリ５に記入し、フラグを「１」にして、リー
ドアクセスに対処する。■ By the way, when the processor 3-0 performs a serial read access to data that has not been copied to the memory 5, the address information in the memory 5 is compared with the address information in this read access, and the address information in the memory 5 is accessed. In this case, the flag is set to "0" and the read access is transmitted to the arbiter 2, the data is read from the shared memory 1, and the data is sent to the processor as in the initial case of (2) above. 3-0, write it in the memory 5, and set the flag to "1" to deal with read access.
■ 各プロセッサ３−０〜３− ｎからのライトアクセ
スは全てアーＣり２を経由して共有メモリ１に伝達され
る。共有メ七りｌへのライトアクセス要求は直接アービ
タ２に伝達され、競合の解決された後に共有メモリ１内
のデータを変更するが、このときアービタ２は全プロセ
ッサのバッファ・メモリ４−０〜４〜ｎのフラグを同時
に「０」とすることによってこのデータの変更を伝達し
、このフラグ「０」によりメモリ５の無効化が表示され
、初期状態に戻ることになる。(2) All write accesses from each of the processors 3-0 to 3-n are transmitted to the shared memory 1 via the arc 2. A write access request to the shared memory 1 is directly transmitted to the arbiter 2, and after the conflict is resolved, the data in the shared memory 1 is changed. This change in data is transmitted by setting the flags 4 to n to "0" at the same time, and this flag "0" indicates that the memory 5 is invalidated, and returns to the initial state.
な詔この無効化制御信号はアービタからのみではなく、
共有メモリよシ出力するように構成することもできる。This override control signal comes not only from the arbiter, but also from the arbiter.
It can also be configured to output from shared memory.
（Ｃ） 他の実施例
前記の実施例の場合には、共有メモリ１内の一部が書き
替えられたとき各バッファ・メモリ４−〇〜４〜ル内の
メモリを同時に無効化している。(C) Other Embodiments In the above embodiment, when a part of the shared memory 1 is rewritten, the memories in each of the buffer memories 4-0 to 4-4 are simultaneously invalidated.
このような場合、バッファ・メモリによっては保持して
いないデータが変更されたときでも一律に無効化するよ
シも、実際に書き替えられたデータが記入されているメ
モリのみを無効化する方がよい。In such a case, although it is possible to uniformly invalidate some buffer memories even when data that is not held is changed, it is better to invalidate only the memory in which the data that has actually been rewritten is written. good.
そのため、本発明の第２実施例では、第３図に示す如く
、バッファ・メモリ４′に、そのメモリ５′に記入され
ているデータのアドレス情報を保持する第１アｒレス保
持部８′と、メモリぎへのリードアクセスのアドレス情
報を保持する第２アｒレス保持部９′と、アドレスを比
較するアレレス比較部１０′等を設ける。Therefore, in the second embodiment of the present invention, as shown in FIG. 3, a buffer memory 4' is provided with a first address holding section 8' that holds address information of data written in the memory 5'. A second address holding section 9' that holds address information for read access to the memory, and an address comparing section 10' that compares addresses are provided.
初期状態ではフラグ部６′は「０」を出力し、スイッチ
７′はアーＶり２′側とオン状態にある。このときプロ
セッサよシリードアクセス要求があれば、アーげ夕２′
は他のプロセッサとの競合を調整し、共有メモリよシ所
定のデータを読み出し、この読み出しデータとアドレス
情報をバッファ・メモリ４′に送出する。読み出しデー
タはメモリ５′に記入され、プロセッサに送出される。In the initial state, the flag section 6' outputs "0", and the switch 7' is in the ON state and on the V2' side. At this time, if there is a serial access request from the processor, the early
adjusts conflicts with other processors, reads predetermined data from the shared memory, and sends the read data and address information to the buffer memory 4'. The read data is written into the memory 5' and sent to the processor.
そしてフラグが「１」にされ、スイッチ７′はメモリ５
′側とオン状態になる。メモリ５′に記入されたデータ
のアドレス情報が第１アドレス保持部８′に保持される
。Then, the flag is set to "1" and switch 7' is set to memory 5.
’ side and turns on. Address information of the data written in the memory 5' is held in the first address holding section 8'.
ところでプロセッサからのり−ｒアクセスがメモリ５′
に記入されていないアドレスに対するとき、このリード
アクセス先アドレスが第１アドレス保持部８′のアドレ
ス情報と比較され、不一致、つまシメモリ５′に記入さ
れていないものであることが判明したとき、アドレス比
較部１０′はフラグ部６の出力を「０」にしスイッチ７
′をアービタ側に切替える。前記アドレス比較部１０’
でアドレスの比較を行うとき、第２アドレス保持部９′
にこの＋３−）’アクセス先アドレス情報が記入される
ので、スイッチ７′がアービタ側に切替えられたとき、
第２アＶレス保持部グに保持されたリードアクセス先が
アーぎ夕２′に伝達され、共有メモリから必要とするデ
ータが得られることになシ、この新しい読出しデータは
メモリ５′に記入され、同様の処理が行われることにな
る。By the way, the -r access from the processor is to memory 5'.
When the read access destination address is compared with the address information in the first address holding unit 8', and if it is found that there is a mismatch and the address is not recorded in the memory 5', the address is The comparison section 10' sets the output of the flag section 6 to "0" and turns on the switch 7.
′ to the arbiter side. The address comparison section 10'
When comparing addresses in , the second address holding unit 9'
This +3-)' access destination address information is written in, so when switch 7' is switched to the arbiter side,
The read access destination held in the second address holding section is transmitted to the register 2', and the required data is obtained from the shared memory.This new read data is written into the memory 5'. and similar processing will be performed.
またメモリ５′に有効なデータが記入されているとき、
共有メモリに対してライトアクセスが行わ′れると、ア
ーぎ夕はそのライトアクセス先のア「レス情報を各バッ
ファ・メモリのアドレス比較部１０’に伝達する。これ
によフ各バッファ・メモリに詔いて第１アドレス保持部
８′とのアドレスの比較が行われる。そしてこのときラ
イトアクセス先のアドレスと一致するデータが保持され
ているバッファ・メモリにおいてのみそのフラグが「０
」となυ、他のバッファ・メモリではフラグは「１」の
ままであるので、書き替え先のデータを保持しているも
のｋけを無効化することができる。Also, when valid data is written in memory 5',
When a write access is made to the shared memory, the archiver transmits the address information of the write access destination to the address comparator 10' of each buffer memory. Then, the address is compared with the first address holding unit 8'.At this time, the flag is set to ``0'' only in the buffer memory that holds data that matches the address of the write access destination.
” Since the flag remains at “1” in other buffer memories, only those holding the data to be rewritten can be invalidated.
本発明によれば、複数のプロセッサが共有メモリを具備
するシステムにおいて、共有メモリに対して＋３−ｙア
クセスを多（行）場合、それぞれのバッファ・メモリに
よりリードアクセスが可、能となるので共有メモリに対
するアクセスタイムを大幅に減少させることができる。According to the present invention, in a system in which multiple processors have shared memory, when there are many +3-y accesses (rows) to the shared memory, read access is possible using each buffer memory, so the shared memory is Memory access time can be significantly reduced.
例えばプログラムやデータベースのデータなどはリード
のみが多いので、これらをマルチプロセ。For example, many programs and database data are read-only, so these are processed in multiple processes.
ツサで共有化する場合等において有効である。This is effective in cases such as when sharing on a tsusa.
第１図は本発明の原理図、
第２図は本発明の一実施例構成図、
第３図は本発明の他の実施例、
第４図は従来例を示す。
１・・・・・・共有メモリ、
２・・・・・・アービタ、
３−０〜３−１・・・・・・プロセッサ、４−θ〜４−
ｎ・・・・・・バツ゛７ア・メモリ、５・・・・・・
メモリ、
６・・・・・・フラグ部、
７・・・・・・スイッチ。FIG. 1 is a diagram showing the principle of the present invention, FIG. 2 is a configuration diagram of one embodiment of the present invention, FIG. 3 is a diagram showing another embodiment of the present invention, and FIG. 4 is a conventional example. 1...Shared memory, 2...Arbiter, 3-0~3-1...Processor, 4-θ~4-
n...Bats 7a memory, 5...
Memory, 6...Flag section, 7...Switch.
Claims (1)
れらのプロセッサからアクセス可能な共有メモリ（１）
を備えたデータ処理方式において、 各プロセッサに共有メモリの内容をコピーするコピー手
段（５）を有するバッファ・メモリ（４）と、コピー手
段（５）内のデータの有効か無効かを示す指示手段（６
）と、 スイッチング手段（７）を設け、 共有メモリ（１）に対するライトにより前記指示手段（
６）の表示出力を制御するようにしたことを特徴とする
共有メモリ方式。[Claims] A plurality of processors (3-0...3-n) and a shared memory (1) that can be accessed by these processors.
A data processing system comprising: a buffer memory (4) having a copying means (5) for copying the contents of the shared memory to each processor; and an indicating means for indicating whether the data in the copying means (5) is valid or invalid. (6
), and switching means (7) are provided, and the instruction means (
6) A shared memory method characterized by controlling display output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047087A JPS62204363A (en) | 1986-03-04 | 1986-03-04 | Shared memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047087A JPS62204363A (en) | 1986-03-04 | 1986-03-04 | Shared memory system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62204363A true JPS62204363A (en) | 1987-09-09 |
Family
ID=12765395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61047087A Pending JPS62204363A (en) | 1986-03-04 | 1986-03-04 | Shared memory system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204363A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109403A (en) * | 1987-10-09 | 1989-04-26 | Instron Corp | Circuit for interactive control of multiple control elements |
| JPH04362766A (en) * | 1991-06-10 | 1992-12-15 | Agency Of Ind Science & Technol | Shared resource control method |
-
1986
- 1986-03-04 JP JP61047087A patent/JPS62204363A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109403A (en) * | 1987-10-09 | 1989-04-26 | Instron Corp | Circuit for interactive control of multiple control elements |
| JPH04362766A (en) * | 1991-06-10 | 1992-12-15 | Agency Of Ind Science & Technol | Shared resource control method |
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