JPS6218748A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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Publication number
JPS6218748A
JPS6218748A JP60157558A JP15755885A JPS6218748A JP S6218748 A JPS6218748 A JP S6218748A JP 60157558 A JP60157558 A JP 60157558A JP 15755885 A JP15755885 A JP 15755885A JP S6218748 A JPS6218748 A JP S6218748A
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JP
Japan
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circuits
impedance
circuit
output
gnd
Prior art date
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Pending
Application number
JP60157558A
Other languages
Japanese (ja)
Inventor
Michio Nakajima
中島 三智雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP60157558A priority Critical patent/JPS6218748A/en
Publication of JPS6218748A publication Critical patent/JPS6218748A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To reduce a noise when an output circuit is switched by providing transistor circuits having output circuits and divided into blocks on an Si substrate, and providing a power pad or grounding pad at every block. CONSTITUTION:Transistor circuits 6 have power pads 4 and grounding pads 5 at every block. When the terminal 11 of the output circuit of the circuit 6a is held at 'L', the input terminals of the circuits 6b-6e are bundled and switched. Then, they are resonated by the capacity 10 of the circuits 6b, 6c, the grounding line impedance 7b, the common grounding line impedance 8a and the grounding pin impedance 9, and a resonance waveform is transmitted through the impedance 7a to the terminal 11. The circuits 6d, 6e, 6a are common only in the impedance 9, the rate of noise generated by the switching of the circuits 6d, 6e to be transmitted to the output terminal 11 of the circuit 6a decreases. Even if the power line is divided, noise reducing effect is obtained.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電源あるいは接地(以下rGNDJという)
ラインの共通なインピーダンスを減らすことにより出力
波形に現れるノイズを削減した半導体集積回路装置に関
するものである。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a power supply or grounding (hereinafter referred to as rGNDJ)
The present invention relates to a semiconductor integrated circuit device that reduces noise appearing in an output waveform by reducing common impedance of lines.

〔従来の技術〕[Conventional technology]

第4図は半導体基板A上に作られた5回路構成の一般的
なレイアウト図である。同図において、1は電源パッド
、2はGNDパッド、3a〜3dは電源パッド1および
GNDパッド2に接続されたトランジスタ回路である。
FIG. 4 is a general layout diagram of a five-circuit configuration made on a semiconductor substrate A. In the figure, 1 is a power supply pad, 2 is a GND pad, and 3a to 3d are transistor circuits connected to the power supply pad 1 and the GND pad 2.

  −゛ 第5図は第4図に対応させた回路図であり、4は電源、
5はGNDである。また63〜6dは第4図のトランジ
スタ回路3a〜3dに対応するトランジスタ回路で、少
なくとも2個のMOSFETで構成された出力回路を各
々がもつ。7a、7bはトランジスタ回路63〜6dの
出力回路のGNDラインのインピーダンスであり、各イ
ンピーダンスは共通なGNDラインのインピーダンス8
とGNDピンのインピーダンス9を通してGND5と接
続されている。10は各トランジスタ回路6a〜6dの
出力点に寄生するキャパシタで、GND5と寄生接続さ
れている。11はトランジスタ回路6aの出力回路の出
力端子である。
-゛Figure 5 is a circuit diagram corresponding to Figure 4, where 4 is a power supply,
5 is GND. Further, 63 to 6d are transistor circuits corresponding to the transistor circuits 3a to 3d in FIG. 4, each having an output circuit composed of at least two MOSFETs. 7a and 7b are the impedances of the GND lines of the output circuits of the transistor circuits 63 to 6d, and each impedance is the impedance 8 of the common GND line.
and GND5 through impedance 9 of the GND pin. A capacitor 10 is parasitic to the output point of each transistor circuit 6a to 6d, and is parasitic connected to GND5. 11 is an output terminal of the output circuit of the transistor circuit 6a.

次にこの装置の動作について第5図を用いて説明する。Next, the operation of this device will be explained using FIG.

トランジスタ回路6aの出力回路を「L」出力に維持し
、他のトランジスタ回路6b〜6eの入力端子(図示せ
ず)を束ねてrLJ出力からrHJ出力、あるいは、r
’HJ出力からrLJ出力へとスイッチングさせる。そ
の際、キャパシタ10の充放電が同時に行われ、インピ
ーダンス7b、8.9に共振が起こり、ノイズとなる。
The output circuit of the transistor circuit 6a is maintained at "L" output, and the input terminals (not shown) of the other transistor circuits 6b to 6e are bundled to output rLJ to rHJ or r
'Switch from HJ output to rLJ output. At this time, the capacitor 10 is simultaneously charged and discharged, and resonance occurs in the impedances 7b and 8.9, resulting in noise.

このノイズがトランジスタ回路6aの出力回路の出力端
子11に現れる。
This noise appears at the output terminal 11 of the output circuit of the transistor circuit 6a.

第6図(81とfb)はスイッチングを行っているトラ
ンジスタ6b〜6eの出力波形12とrLJ出力に維持
されているトランジスタ回路6aの出力波形13の一例
を示す波形図である。
FIG. 6 (81 and fb) is a waveform diagram showing an example of the output waveform 12 of the switching transistors 6b to 6e and the output waveform 13 of the transistor circuit 6a maintained at the rLJ output.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来の半導体集積回路装置は以上のように構成されてい
るので、同時動作を行う回路数に比例して共通GNDラ
インのインピーダンスに流れ込む電流量が増え、ノイズ
の波高値を高くする。このため、ノイズの波高値を誤動
作の起こらないレベルに押さえるには同時動作を行う回
路数を制限しなければならないなどの問題点があった。
Since the conventional semiconductor integrated circuit device is configured as described above, the amount of current flowing into the impedance of the common GND line increases in proportion to the number of circuits operating simultaneously, increasing the peak value of noise. Therefore, in order to suppress the peak value of the noise to a level that does not cause malfunctions, there are problems such as the need to limit the number of circuits that operate simultaneously.

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、出力回路のスイッチング時の出
力回路の電源ラインまたはGNDラインに発生するノイ
ズを低減できる半導体集積回路装置を得ることにある。
The present invention has been made in view of the above points, and an object thereof is to obtain a semiconductor integrated circuit device that can reduce noise generated in the power supply line or GND line of an output circuit during switching of the output circuit. There is a particular thing.

〔問題点を解決するための手段〕[Means for solving problems]

このような目的を達成するために本発明は、出力回路を
有し複数個のブロックに分割されたトランジスタ回路を
半導体基板上に備え、電源パッド又は接地バッドを各ブ
ロックに備えるようにしたものである。
In order to achieve such an object, the present invention includes a transistor circuit having an output circuit and divided into a plurality of blocks on a semiconductor substrate, and each block is provided with a power supply pad or a ground pad. be.

〔作用〕[Effect]

本発明においては、電源パッドあるいはGNDバッドを
複数個用いることにより、電源から流れる電流あるいは
GNDへ流れる電流のパスを分割し、トランジスタ回路
6aの出力回路の電源ラインまたはGNDラインに発生
するノイズを低減する。
In the present invention, by using a plurality of power supply pads or GND pads, the path of the current flowing from the power supply or the current flowing to GND is divided, and noise generated in the power supply line or GND line of the output circuit of the transistor circuit 6a is reduced. do.

〔実施例〕〔Example〕

本発明に係わる半導体集積回路装置の一実施例を第1図
に示す。第1図は5回路で構成された半導体基板A上の
レイアウト図である。トランジスタ回路3a〜3eは電
源パッド1に、トランジスタ回路3a〜3CはGNDバ
フド2bに、トランジスタ回路3d、3eはGNDパッ
ド2aに接続される。
An embodiment of a semiconductor integrated circuit device according to the present invention is shown in FIG. FIG. 1 is a layout diagram on a semiconductor substrate A composed of five circuits. Transistor circuits 3a to 3e are connected to power supply pad 1, transistor circuits 3a to 3C are connected to GND buffer 2b, and transistor circuits 3d and 3e are connected to GND pad 2a.

第2図は第1図に示すCMO3回路の等価回路図である
。第2図において、8aはトランジスタ回路5a、5b
、5cの共通なGNDのインピーダンス、8bはトラン
ジスタ回路6d、6eの共通なGNDのインピーダンス
である。第2図において第5図と同一部分又は相当部分
には同一符号が付しである。
FIG. 2 is an equivalent circuit diagram of the CMO3 circuit shown in FIG. 1. In FIG. 2, 8a is a transistor circuit 5a, 5b.
, 5c is a common GND impedance, and 8b is a common GND impedance of transistor circuits 6d and 6e. In FIG. 2, the same or equivalent parts as in FIG. 5 are given the same reference numerals.

トランジスタ回路6a、6b、6cはその出力回路のG
NDラインのインピーダンス?a、7b、共通GNDの
インピーダンス8aおよびGNDピンのインピーダンス
9を通してGND5に接続される。トランジスタ回路6
d、6eはその出力回路のGNDラインのインピーダン
ス7b、共通GNDのインピーダンス8bおよびGND
ピンのインピーダンス9を通してGND5に接続される
The transistor circuits 6a, 6b, 6c have G of their output circuits.
ND line impedance? a, 7b, are connected to GND5 through common GND impedance 8a and GND pin impedance 9. transistor circuit 6
d and 6e are the impedance 7b of the GND line of the output circuit, the impedance 8b of the common GND, and the GND
It is connected to GND5 through pin impedance 9.

次にこのような構成の半導体集積回路装置の動作につい
て第2図を用いて説明する。トランジスタ回路6aの出
力回路の出力端子11をrLJに維持しておき、他のト
ランジスタ回路6b〜6eの入力端子(図示せず)を束
ねてrLJ出力からrHJ出力、あるいは、rHJ出力
からrLJ出力ヘスイソチングさせるとき、トランジス
タ回路6b、6cのキャパシタ10の充放電とGNDラ
インのインピーダンス7b、共通GNDのインピーダン
ス8aとGNDピンのインピーダンス9による共振が起
こり、トランジスタ回路6aの出力回路のGNDライン
のインピーダンス7aを通してトランジスタ回路6aの
出力回路の出力端子11に共振の波形が伝わる。トラン
ジスタ回路6d、5eとトランジスタ回路6aの共通イ
ンピーダンスはGNDピンのインピーダンス9のみであ
るため、トランジスタ回路6d、6eのスイッチングに
より発生するノイズが出力端子11に伝えられる割合が
小さくなり、トランジスタ回路6aの出力波形のノイズ
は低減される。
Next, the operation of the semiconductor integrated circuit device having such a configuration will be explained using FIG. 2. The output terminal 11 of the output circuit of the transistor circuit 6a is maintained at rLJ, and the input terminals (not shown) of the other transistor circuits 6b to 6e are bundled to convert the rLJ output to the rHJ output, or from the rHJ output to the rLJ output. When the capacitors 10 of the transistor circuits 6b and 6c are charged and discharged, resonance occurs due to the impedance 7b of the GND line, the impedance 8a of the common GND, and the impedance 9 of the GND pin. A resonant waveform is transmitted to the output terminal 11 of the output circuit of the transistor circuit 6a. Since the common impedance between the transistor circuits 6d and 5e and the transistor circuit 6a is only the impedance 9 of the GND pin, the proportion of noise generated by switching of the transistor circuits 6d and 6e being transmitted to the output terminal 11 is reduced, and the Noise in the output waveform is reduced.

なお、このノイズ低減の効果は、この実施例に示すよう
なGNDラインの分割のみでなく、電源ラインの分割に
よっても生じることができる。
Note that this noise reduction effect can be produced not only by dividing the GND line as shown in this embodiment, but also by dividing the power supply line.

第3図は、同時動作回路数と電源ノイズまたはGNDノ
イズとの関係を、使用する電源パッド数またはGNDパ
ッド数をパラメータにとり、示したものである。同時動
作回路数を増やせばノイズは比例的に増加するが、使用
する電源パッド数またはGNDパッド数を増やせばトラ
ンジスタ回路間の共通インピーダンスが少なくなるため
ノイズは低下する。第3図において、14はパッド1個
使用の場合、15はパッド2個使用の場合、16はパッ
ド3個使用の場合のノイズを示す。
FIG. 3 shows the relationship between the number of simultaneously operating circuits and power supply noise or GND noise, using the number of power supply pads or the number of GND pads used as a parameter. If the number of simultaneously operating circuits is increased, the noise will increase proportionally, but if the number of power supply pads or GND pads used is increased, the common impedance between the transistor circuits will be reduced, and the noise will be reduced. In FIG. 3, 14 indicates noise when one pad is used, 15 indicates noise when two pads are used, and 16 indicates noise when three pads are used.

なお上記実施例ではトランジスタ回路68〜6eの出力
回路としてCMO3)ランジスタによる構成について述
べたが、N−MOS、P−MOS、バイポーラトランジ
スタの場合でも同様の効果がある。
In the above embodiment, the output circuits of the transistor circuits 68 to 6e are configured using CMO3) transistors, but similar effects can be obtained using N-MOS, P-MOS, and bipolar transistors.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、出力回路を有し複数個の
ブロックに分割されたトランジスタ回路を半導体基板上
に備え、電源パッド又は接地パッドを各ブロックに備え
たことにより、出力回路のスイッチング時に生じる電流
は幾つかのパスを通して電源ラインから又はGNDへ流
れるため、電源ラインまたはGNDのインピーダンスに
発生する起電力が分割され、ある出力回路の波形にノイ
ズを与える他の出力回路の影響を減らす効果がある。
As explained above, the present invention includes a transistor circuit on a semiconductor substrate that has an output circuit and is divided into a plurality of blocks, and each block is equipped with a power supply pad or a ground pad. Since the generated current flows from the power line or to GND through several paths, the electromotive force generated in the impedance of the power line or GND is divided, which has the effect of reducing the influence of other output circuits that cause noise on the waveform of one output circuit. There is.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明に係わる半導体集積回路装置の一実施例
を示すレイアウト図、第2図はその回路を示す回路図、
第3図はその効果を説明するための特性図、第4図は従
来の半導体集積回路装置を示すレイアウト図、第5図は
その回路を示す回路図、第6図はその回路における出力
波形を示す波形図である。 l・・・・電源パッド、2a、2b・・・・GNDパッ
ド、3a〜36.6a〜6e・−−・トランジスタ回路
、4・・・・電源、5・・・・GND、7a、7b・・
・・GNDラインのインピーダンス、9a、3b・・・
・共通GNDのインピーダンス、9・・・・GNDピン
のインピーダンス、10・・・・キャパシタ、11・・
・・出力端子。
FIG. 1 is a layout diagram showing an embodiment of a semiconductor integrated circuit device according to the present invention, FIG. 2 is a circuit diagram showing the circuit,
Fig. 3 is a characteristic diagram for explaining the effect, Fig. 4 is a layout diagram showing a conventional semiconductor integrated circuit device, Fig. 5 is a circuit diagram showing the circuit, and Fig. 6 shows the output waveform in the circuit. FIG. l...Power supply pad, 2a, 2b...GND pad, 3a to 36.6a to 6e---Transistor circuit, 4...Power supply, 5...GND, 7a, 7b...・
・GND line impedance, 9a, 3b...
・Common GND impedance, 9...GND pin impedance, 10...Capacitor, 11...
...Output terminal.

Claims (1)

【特許請求の範囲】[Claims]  出力回路を有し複数個のブロックに分割されたトラン
ジスタ回路を半導体基板上に備え、電源パッド又は接地
パッドを前記各ブロックに備えたことを特徴とする半導
体集積回路装置。
1. A semiconductor integrated circuit device comprising: a transistor circuit having an output circuit and divided into a plurality of blocks on a semiconductor substrate; each block having a power supply pad or a ground pad.
JP60157558A 1985-07-17 1985-07-17 Semiconductor integrated circuit device Pending JPS6218748A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0664513A1 (en) * 1994-01-24 1995-07-26 Advanced Micro Devices, Inc. Integrated SCSI and ethernet controller on PCI local bus
US5611053A (en) * 1994-01-21 1997-03-11 Advanced Micro Devices, Inc. Apparatus and method for integrating bus master ownership of local bus load by plural data transceivers

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