JPS6218722A - 半導体装置 - Google Patents
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- JPS6218722A JPS6218722A JP15706985A JP15706985A JPS6218722A JP S6218722 A JPS6218722 A JP S6218722A JP 15706985 A JP15706985 A JP 15706985A JP 15706985 A JP15706985 A JP 15706985A JP S6218722 A JPS6218722 A JP S6218722A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8312—Aligning
- H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
Landscapes
- Semiconductor Lasers (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、発光素子又は光電変換素子（受光素子）等の
光半導体装置に関するもので、特に半導体レーザ装置等
の放射光の光軸ずれの少ないチップマウント構造に係る
ものである。
光半導体装置に関するもので、特に半導体レーザ装置等
の放射光の光軸ずれの少ないチップマウント構造に係る
ものである。
［発明の技術的背景コ
半導体レーザ装置、ＬＥＤ等の半導体発光装置或いはホ
トダイオード、ホトトランジスタ等の光電変換装置の応
用分野は急速に拡大されている。
トダイオード、ホトトランジスタ等の光電変換装置の応
用分野は急速に拡大されている。
これら光半導体装置の応用において、例えば光通信用半
導体レーザ装置のようにチップから放射されるレーザ光
の光軸、或いは測光用ホトダイオードのように入射光に
対する最大感度軸の方向が、常に所定方向にあって、ズ
レの無いことが重要な特性として要求されることが履々
ある。
導体レーザ装置のようにチップから放射されるレーザ光
の光軸、或いは測光用ホトダイオードのように入射光に
対する最大感度軸の方向が、常に所定方向にあって、ズ
レの無いことが重要な特性として要求されることが履々
ある。
このような半導体装置の従来例として、ＧａＡｌＡｓ２
ｆｆｉへテロ接合ダイオードレーザを取り上げ、以下説
明する。 第５図はこの半導体シー１１デツプ１の断面
図である。 Ｐ−Ｇａ ＡＳ基板２上にクラッド層（Ｐ
−Ｇａ Ａｔ Ａｓ ）３、活性層（Ｐ−ＧａＡｓ）４
及びクラッド層（Ｎ−ＧａＡＩＡｓ）５が積層されて、
互いに２重のへテロ接合を形成している。 クラッド層
５の上面にはオーミックコンタクト電極６がストライブ
状に形成され、基板２の下面には電極７が被着されてい
る。 半導体レーザ装置は使用時には電極７（正）と電
極６（負）との間に順方向電圧を印加し、キャリアをク
ラッド層から活性層に注入し、活性層４内にキャリアの
反転分布を作るが、電流狭窄層（Ｐ−Ｇａ ＡｌΔｓ）
８により反転分布領域は狭められ、レーザ発光領域９（
太い斜線の領域）はストライブ状となる。 これにより
外部に１１ｉ射されるレーザ光の光軸はレーザ発光領域
９の中心点を通り紙面に垂直な直線ｚ−ｚ’ となる。
ｆｆｉへテロ接合ダイオードレーザを取り上げ、以下説
明する。 第５図はこの半導体シー１１デツプ１の断面
図である。 Ｐ−Ｇａ ＡＳ基板２上にクラッド層（Ｐ
−Ｇａ Ａｔ Ａｓ ）３、活性層（Ｐ−ＧａＡｓ）４
及びクラッド層（Ｎ−ＧａＡＩＡｓ）５が積層されて、
互いに２重のへテロ接合を形成している。 クラッド層
５の上面にはオーミックコンタクト電極６がストライブ
状に形成され、基板２の下面には電極７が被着されてい
る。 半導体レーザ装置は使用時には電極７（正）と電
極６（負）との間に順方向電圧を印加し、キャリアをク
ラッド層から活性層に注入し、活性層４内にキャリアの
反転分布を作るが、電流狭窄層（Ｐ−Ｇａ ＡｌΔｓ）
８により反転分布領域は狭められ、レーザ発光領域９（
太い斜線の領域）はストライブ状となる。 これにより
外部に１１ｉ射されるレーザ光の光軸はレーザ発光領域
９の中心点を通り紙面に垂直な直線ｚ−ｚ’ となる。
第２図は半導体レーザチップを外囲器に収納した状態の
概要を示す断面図である。 半導体レーザチップ１は銀
ペーストを介してチップマウント体（板〉１２に固着さ
れる。 また半導体レーザチップ１は導電線１３により
端子電極１４に接続される。 １５は光モニター用ホト
ダイオードであって、半導体レーザチップ１と対向する
位置に配置され、導電線１６によって端子電極１７に接
続される。 また端子電極１４．１７は絶縁物を介して
ステム１８に固定される。 光取り出し用ガラス１つは
キャップ２０に接着され、キャップ２０はステム１８と
密封封止される。 端子電極２１は、半導体レーザチッ
プ１とホトダイオード１５との共通端子電極で、ステム
１８に固定されている。 一点鎖線７−７′は半導体レ
ーザチップ１よりｔｊ’１． ｓｌされるレーザ光の光
軸を示し、光取り出し用ガラス１９の中心線と重なるよ
うに組立てられる。 光取り出し用ガラス１９の外側に
光ファイバア（図示なし〉が連結される。
概要を示す断面図である。 半導体レーザチップ１は銀
ペーストを介してチップマウント体（板〉１２に固着さ
れる。 また半導体レーザチップ１は導電線１３により
端子電極１４に接続される。 １５は光モニター用ホト
ダイオードであって、半導体レーザチップ１と対向する
位置に配置され、導電線１６によって端子電極１７に接
続される。 また端子電極１４．１７は絶縁物を介して
ステム１８に固定される。 光取り出し用ガラス１つは
キャップ２０に接着され、キャップ２０はステム１８と
密封封止される。 端子電極２１は、半導体レーザチッ
プ１とホトダイオード１５との共通端子電極で、ステム
１８に固定されている。 一点鎖線７−７′は半導体レ
ーザチップ１よりｔｊ’１． ｓｌされるレーザ光の光
軸を示し、光取り出し用ガラス１９の中心線と重なるよ
うに組立てられる。 光取り出し用ガラス１９の外側に
光ファイバア（図示なし〉が連結される。
［背須技術の問題点１
第５図に示す従来の半導体レーザチップ１は、第２図の
如くチップマウント体く板）１２にへｇペーストを介し
て固着されるが、レーザチップから放射されるレーザ光
の光軸ｚ−ｚ’がズレないように手作業でチップの位置
決めを行っている。
如くチップマウント体く板）１２にへｇペーストを介し
て固着されるが、レーザチップから放射されるレーザ光
の光軸ｚ−ｚ’がズレないように手作業でチップの位置
決めを行っている。
然しながら正確な光軸を得ることは手作業では難しく、
製造工程での光軸ズレによる不良が多発し問題であった
。 また手作業で′あるのでチップマウント工程の作業
の短縮化が計れず、品質の向上も期待できない。 更に
は自動マウント方式も光軸ズレ（位置ズレ）などが発生
するために正確かつ精度があるマウントが得難く、この
構造では量産性に欠ける。
製造工程での光軸ズレによる不良が多発し問題であった
。 また手作業で′あるのでチップマウント工程の作業
の短縮化が計れず、品質の向上も期待できない。 更に
は自動マウント方式も光軸ズレ（位置ズレ）などが発生
するために正確かつ精度があるマウントが得難く、この
構造では量産性に欠ける。
［発明の目的］
本発明の目的は、前記問題点を解決し、半導体レーザ装
置等の放射光の光軸が所定の位置になるよう正確にマウ
ントされ且つその組立作業も容易な構造の半導体装置を
提供することである。
置等の放射光の光軸が所定の位置になるよう正確にマウ
ントされ且つその組立作業も容易な構造の半導体装置を
提供することである。
［発明の概要］
この発明は、光半導体チップ（半導体発光装置及び光電
変換装置のチップ）の１つの主面をチップマウント体の
載置面に固着してなる半導体装置において、前記チップ
主面に凹部を設け且つこの凹部に嵌合する凸部を前記チ
ップマウント体の載置面に設けたことを特徴とする半導
体装置である。
変換装置のチップ）の１つの主面をチップマウント体の
載置面に固着してなる半導体装置において、前記チップ
主面に凹部を設け且つこの凹部に嵌合する凸部を前記チ
ップマウント体の載置面に設けたことを特徴とする半導
体装置である。
なお半導体チップの凹部及びチップマウント体（板）の
凸部のそれぞれの形状及び形成位置は、半導体チップの
四部をチップマウント体（板）の凸部に嵌め合わせて固
着すれば半導体チップの光軸が所定位置になるように設
計されていることは勿論である。
凸部のそれぞれの形状及び形成位置は、半導体チップの
四部をチップマウント体（板）の凸部に嵌め合わせて固
着すれば半導体チップの光軸が所定位置になるように設
計されていることは勿論である。
光通信用半導体レーザ装置においては、レーザ光の光軸
方向は特に正確に制御されていることが必要で、本発明
の望ましい実施態様である。
方向は特に正確に制御されていることが必要で、本発明
の望ましい実施態様である。
［′Ｒ，明の実施例コ
本発明の実施例としてＧａＡｌＡｓ２重へテロ接合半導
体レーザ装置を用いて、以下図面に基づいて説明する。
体レーザ装置を用いて、以下図面に基づいて説明する。
第１図は本発明による半導体レーザチップ５１とチップ
マウント体５２の一部とのＡ−Ａ’線（第２図参照）断
面図である。 ただし図面を見易くするため便宜上チッ
プ５１とチップマウント体５２は分離しである。 なお
以下の図面において第５図と同一符号は同一部分若しく
は相当部分をあられす。 また第２図は前記従来例の説
明に使用したが、半導体レーザチップ及びチップマウン
ト体をそれぞれ第１図に示す５１及び５２として本発明
の詳細な説明においても使用する。
マウント体５２の一部とのＡ−Ａ’線（第２図参照）断
面図である。 ただし図面を見易くするため便宜上チッ
プ５１とチップマウント体５２は分離しである。 なお
以下の図面において第５図と同一符号は同一部分若しく
は相当部分をあられす。 また第２図は前記従来例の説
明に使用したが、半導体レーザチップ及びチップマウン
ト体をそれぞれ第１図に示す５１及び５２として本発明
の詳細な説明においても使用する。
第１図に示すように半導体レーザチップ５１の下方の主
面には山形の凹部５３が設けられ、チップマウント体５
２のチップ載置面５４には凹部５３と嵌合する凸部５５
が形成されている。 第２図に示すように半導体レーザ
チップ５１とチッブマウント体５２は、凹部５３と凸部
５５を嵌め合わせＡｇペーストを介して固着される。
チップマウント体５２とステム１８とは同体若しくは固
着され、このステム１８は、光取出しガラス１９を接着
したキャップ２０と密封封止される。
面には山形の凹部５３が設けられ、チップマウント体５
２のチップ載置面５４には凹部５３と嵌合する凸部５５
が形成されている。 第２図に示すように半導体レーザ
チップ５１とチッブマウント体５２は、凹部５３と凸部
５５を嵌め合わせＡｇペーストを介して固着される。
チップマウント体５２とステム１８とは同体若しくは固
着され、このステム１８は、光取出しガラス１９を接着
したキャップ２０と密封封止される。
これによりキャップ２０の頂部の光取出し用開孔とデツ
プマウント体５２の相互位置は、機械加工精度内のバラ
ツキで常に一定である。 従って半導体レーザチップ５
１の位置決めを、凹部５３と凸部５５の嵌め合わせによ
って行えばレーザ放射光の光軸ｚ−ｚ’ を常に正確に
所定位置にすることができる。
プマウント体５２の相互位置は、機械加工精度内のバラ
ツキで常に一定である。 従って半導体レーザチップ５
１の位置決めを、凹部５３と凸部５５の嵌め合わせによ
って行えばレーザ放射光の光軸ｚ−ｚ’ を常に正確に
所定位置にすることができる。
なお、半導体レーザチップ５１の裏面の凹部５３はブレ
ード方式或いはエツチング方式などにより所定の深さの
凹部を得ることができる。 またチップマウント体５２
の凸部５５はパンチング方式などによって得ることがで
きる。 凹部及び凸部の断面形状は、例えばブレード方
式における研削砥石の刃先の形状、或いはパンチング方
式におけるダイの形状を変えて、半円形又は四角形にす
ることも可能である。
ード方式或いはエツチング方式などにより所定の深さの
凹部を得ることができる。 またチップマウント体５２
の凸部５５はパンチング方式などによって得ることがで
きる。 凹部及び凸部の断面形状は、例えばブレード方
式における研削砥石の刃先の形状、或いはパンチング方
式におけるダイの形状を変えて、半円形又は四角形にす
ることも可能である。
第３図および第４図は、本発明の他の実施例を示すもの
で、第３図は四部の本数を複数にした半導体レーザチッ
プ６１の斜視図であり、第４図は第３図のチップの光軸
方向（矢印ＦＪＢ）から見た正面図である。
で、第３図は四部の本数を複数にした半導体レーザチッ
プ６１の斜視図であり、第４図は第３図のチップの光軸
方向（矢印ＦＪＢ）から見た正面図である。
［発明の効果］
本発明においては、半導体レーザチップの位置決めは、
このチップに設けられた四部をチップマウント体（板）
側の凸部に嵌め合わせるだけでよい。 このため半導体
レーザチップの取付作業が容易になり又半導体レーザチ
ップの取付位置不具合による光軸ズレをなくし、さらに
は固着部分に凹凸形状を含むため半導体レーザチップの
固着強度が増加しチップ剥れを改善することができた。
このチップに設けられた四部をチップマウント体（板）
側の凸部に嵌め合わせるだけでよい。 このため半導体
レーザチップの取付作業が容易になり又半導体レーザチ
ップの取付位置不具合による光軸ズレをなくし、さらに
は固着部分に凹凸形状を含むため半導体レーザチップの
固着強度が増加しチップ剥れを改善することができた。
以上主として半導体レーザ装置の実施例について述べた
が、その他の半導体発光装置（ＬＥＤ等）に適用できる
ことは勿論である。 またＩＣ（半導体）の分野、特に
透明モールド樹脂で封止する測光用ＩＣについても応用
が可能で、同様の効果を奏づ。
が、その他の半導体発光装置（ＬＥＤ等）に適用できる
ことは勿論である。 またＩＣ（半導体）の分野、特に
透明モールド樹脂で封止する測光用ＩＣについても応用
が可能で、同様の効果を奏づ。
第１図は本発明の半導体レーザチップとチップマウント
体の一部との断面図、第２図は本発明の又は従来例の半
導体レーザチップを外囲器に収納した半導体レーザ装置
の断面図、第３図は本発明の半導体レーザチップの他の
実施例を示す斜視図、第４図は第３図の半導体レーザチ
ップの正面図、第５図は従来の半導体レーザチップの断
面図である。 １・・・従来の半導体レーザチップ、 ２・・・基板（
Ｐ−Ｇａ Ａｓ ）、 ４・・・活性層（Ｐ−ＧａＡｓ
）、 ３−・・クラッド層（Ｐ−Ｇａ Ａｔ Ａｓ
）、 ５・・・クラッド層（Ｎ−Ｇａ ＡＩ Ａｓ
）、 ９・・・発光領域、 １２・・・従来のチップマ
ウント体く板）、５１・・・本発明の半導体レーザチッ
プ、 ５２・・・本発明のチップマウント体（板）、
５３・・・チップ主面の凹部、 ５４・・・チップマウ
ント体の載置面、 ５５・・・チップマウント体の凸部
、 ６１・・・本発明の他の実施例の半導体レーザチッ
プ、 Ｚ−Ｚ′・・・光軸。 第１図 第２図 第３園 第４図 を 第５図
体の一部との断面図、第２図は本発明の又は従来例の半
導体レーザチップを外囲器に収納した半導体レーザ装置
の断面図、第３図は本発明の半導体レーザチップの他の
実施例を示す斜視図、第４図は第３図の半導体レーザチ
ップの正面図、第５図は従来の半導体レーザチップの断
面図である。 １・・・従来の半導体レーザチップ、 ２・・・基板（
Ｐ−Ｇａ Ａｓ ）、 ４・・・活性層（Ｐ−ＧａＡｓ
）、 ３−・・クラッド層（Ｐ−Ｇａ Ａｔ Ａｓ
）、 ５・・・クラッド層（Ｎ−Ｇａ ＡＩ Ａｓ
）、 ９・・・発光領域、 １２・・・従来のチップマ
ウント体く板）、５１・・・本発明の半導体レーザチッ
プ、 ５２・・・本発明のチップマウント体（板）、
５３・・・チップ主面の凹部、 ５４・・・チップマウ
ント体の載置面、 ５５・・・チップマウント体の凸部
、 ６１・・・本発明の他の実施例の半導体レーザチッ
プ、 Ｚ−Ｚ′・・・光軸。 第１図 第２図 第３園 第４図 を 第５図
Claims (1)
- 【特許請求の範囲】 １ 光半導体チップの１つの主面をチップマウント体の
載置面に固着してなる半導体装置において、前記チップ
主面に凹部を設け且つこの凹部に嵌合する凸部を前記チ
ップマウント体の載置面に設けたことを特徴とする半導
体装置。 ２ 光半導体チップが半導体レーザチップである特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15706985A JPS6218722A (ja) | 1985-07-18 | 1985-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15706985A JPS6218722A (ja) | 1985-07-18 | 1985-07-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218722A true JPS6218722A (ja) | 1987-01-27 |
Family
ID=15641548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15706985A Pending JPS6218722A (ja) | 1985-07-18 | 1985-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218722A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02254732A (ja) * | 1989-03-28 | 1990-10-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5070002A (en) * | 1988-09-13 | 1991-12-03 | Amp-Akzo Corporation | Photoimageable permanent resist |
| US5178988A (en) * | 1988-09-13 | 1993-01-12 | Amp-Akzo Corporation | Photoimageable permanent resist |
| WO2009079179A2 (en) * | 2007-12-17 | 2009-06-25 | Czeslaw Andrzej Ruszowski | Placement of an integrated circuit |
| US7851255B2 (en) | 2008-08-21 | 2010-12-14 | Czeslaw Andrzej Ruszowski | Placement of an integrated circuit |
-
1985
- 1985-07-18 JP JP15706985A patent/JPS6218722A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070002A (en) * | 1988-09-13 | 1991-12-03 | Amp-Akzo Corporation | Photoimageable permanent resist |
| US5178988A (en) * | 1988-09-13 | 1993-01-12 | Amp-Akzo Corporation | Photoimageable permanent resist |
| JPH02254732A (ja) * | 1989-03-28 | 1990-10-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| WO2009079179A2 (en) * | 2007-12-17 | 2009-06-25 | Czeslaw Andrzej Ruszowski | Placement of an integrated circuit |
| WO2009079179A3 (en) * | 2007-12-17 | 2009-08-13 | Czeslaw Andrzej Ruszowski | Placement of an integrated circuit |
| US7851255B2 (en) | 2008-08-21 | 2010-12-14 | Czeslaw Andrzej Ruszowski | Placement of an integrated circuit |
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