JPS62185427A - ゲ−トウエイ装置 - Google Patents
ゲ−トウエイ装置Info
- Publication number
- JPS62185427A JPS62185427A JP2580486A JP2580486A JPS62185427A JP S62185427 A JPS62185427 A JP S62185427A JP 2580486 A JP2580486 A JP 2580486A JP 2580486 A JP2580486 A JP 2580486A JP S62185427 A JPS62185427 A JP S62185427A
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- JP
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- buffer memory
- bus
- memory cell
- memory cells
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- 230000015654 memory Effects 0.000 claims abstract description 74
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 abstract description 29
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数の情報通信回線のネットワーク間を結合
する場合における、情報信号のパケットを高速で中継す
るゲートウェイ装置に関する。
する場合における、情報信号のパケットを高速で中継す
るゲートウェイ装置に関する。
（従来の技術）
第４図は従来のゲートウェイ装置を示すもので、たとえ
ば、複数のノード装置Ｎ間をループ伝送路１により接続
したローカルエリアネットワーク（以下、ループ型ＬＡ
Ｎという）ＲＮと、バス状の同軸ケーブル２により複数
のトランシーバＴ間を接続したローカルエリアネットワ
ーク（以下、バス型ＬＡＮという）ＢＮとを結合する場
合において、それらループ型ＬＡＮ−ＲＮ、およびバス
型ＬＡＮ−ＢＮ間とを結合する装置３をゲートウェイ装
［Ｇと呼んでいる。なお、同図において４はトランシー
バケーブル、５は端末装置である。
ば、複数のノード装置Ｎ間をループ伝送路１により接続
したローカルエリアネットワーク（以下、ループ型ＬＡ
Ｎという）ＲＮと、バス状の同軸ケーブル２により複数
のトランシーバＴ間を接続したローカルエリアネットワ
ーク（以下、バス型ＬＡＮという）ＢＮとを結合する場
合において、それらループ型ＬＡＮ−ＲＮ、およびバス
型ＬＡＮ−ＢＮ間とを結合する装置３をゲートウェイ装
［Ｇと呼んでいる。なお、同図において４はトランシー
バケーブル、５は端末装置である。
第５図は従来のゲートウェイ装置の構成を示している。
従来のグーｌ−ウェイ装置Ｇは前回で示したようにトラ
ンシーバＴと、ノード装置Ｎとの間を結合する。６はＣ
Ｓ Ｍ Ａ ／ ＣＤ （Ｃａｒｒｉｅｒ Ｓｅｎｓｅ
Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ｗｉｔｈ Ｃｏ１１
ｉｓｉｏｎ Ｄｅｔｅｃｔｉｏｎ）制御回路であり、こ
れは単一の通話路（バス）に多数の局が接続されている
とき、任意の局は随時、送信を行なうが、複数の局の送
信メツセージが」二記通話路上で衝突することを回避す
るため、その通話路の信号を監視しておき、（ａ）、他
の局が送信中は送信を延期する、（ｂ）、メツセージが
衝突したときは送信を中止し、一定の時間の経過後再送
するなどを行なわせる制御回路であり、メツセージには
宛先局のアドレス部を有しており、受信局（宛先局）で
は、そこのアドレスを検出して受信するものである。
ンシーバＴと、ノード装置Ｎとの間を結合する。６はＣ
Ｓ Ｍ Ａ ／ ＣＤ （Ｃａｒｒｉｅｒ Ｓｅｎｓｅ
Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ｗｉｔｈ Ｃｏ１１
ｉｓｉｏｎ Ｄｅｔｅｃｔｉｏｎ）制御回路であり、こ
れは単一の通話路（バス）に多数の局が接続されている
とき、任意の局は随時、送信を行なうが、複数の局の送
信メツセージが」二記通話路上で衝突することを回避す
るため、その通話路の信号を監視しておき、（ａ）、他
の局が送信中は送信を延期する、（ｂ）、メツセージが
衝突したときは送信を中止し、一定の時間の経過後再送
するなどを行なわせる制御回路であり、メツセージには
宛先局のアドレス部を有しており、受信局（宛先局）で
は、そこのアドレスを検出して受信するものである。
このようなＣ８ＭＡ／ＣＤ制御回路６の動作により、バ
ス型ＬＡＮ−ＢＮから受信したパケットはＤ Ｍ Ａ
（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）制御回
路７によって一旦、バッファメモリ８に格納される。
ス型ＬＡＮ−ＢＮから受信したパケットはＤ Ｍ Ａ
（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）制御回
路７によって一旦、バッファメモリ８に格納される。
なお、ＤＭＡ制御回路７は一般に、ＣＰＵから入出力装
置側の回路に対して通信情報の、転送記憶装置番号、転
送データ長、転送方向、あるいは転送方式等の情報を送
ることにより、入出力装置側を初期設定した後は、その
ＣＰＵに関係なく独立に入出力装置とＤＭＡ制御回路間
で、指定したデータ長のデータの転送を行なうことを可
能にするものである。
置側の回路に対して通信情報の、転送記憶装置番号、転
送データ長、転送方向、あるいは転送方式等の情報を送
ることにより、入出力装置側を初期設定した後は、その
ＣＰＵに関係なく独立に入出力装置とＤＭＡ制御回路間
で、指定したデータ長のデータの転送を行なうことを可
能にするものである。
上記で一旦バッファメモリ８に格納されたパケットはプ
ロトコル制御情報（Ｐ ＣＩ 、 ＰｒｏｇｕｒａｍＣ
ｏｎｔｒｏｌ Ｉｎｔｅｒｒｕｐｔｉｏｎ）内のルーチ
ング情報に基づいて、ループ型ＬＡＮ−ＲＮ内用の割込
みビット、ＰＣＩを生成して付加される。
ロトコル制御情報（Ｐ ＣＩ 、 ＰｒｏｇｕｒａｍＣ
ｏｎｔｒｏｌ Ｉｎｔｅｒｒｕｐｔｉｏｎ）内のルーチ
ング情報に基づいて、ループ型ＬＡＮ−ＲＮ内用の割込
みビット、ＰＣＩを生成して付加される。
その後、上記のように処理されたパケットはＣＰＵ９に
よって上記バッファメモリ８から送信バッファメモリ１
０に転送され、以後、ノード装置Ｎの機能によって、ル
ープ伝送路１に送出される。
よって上記バッファメモリ８から送信バッファメモリ１
０に転送され、以後、ノード装置Ｎの機能によって、ル
ープ伝送路１に送出される。
なお、１１はフレーム制御回路、１２はトークン制御回
路、１３は受信バッファメモリであり、そして１４はプ
ログラムメモリである。
路、１３は受信バッファメモリであり、そして１４はプ
ログラムメモリである。
このように、従来のゲートウェイ装置でもＣＰＵ９によ
るバッファメモリ間の転送を行なうことによって、バケ
ツ１〜中継を行なうことは可能であった。
るバッファメモリ間の転送を行なうことによって、バケ
ツ１〜中継を行なうことは可能であった。
（発明が解決しようとする問題点）
しかしながら、上記従来のゲートウェイ装置では、ＣＰ
Ｕによってパケットのバッファメモリ間転送を行なうた
め、パケット長が長くなれば、転送時間も長くなりゲー
トウェイ装置として、高いスループットを得ることが困
難な欠点があった。
Ｕによってパケットのバッファメモリ間転送を行なうた
め、パケット長が長くなれば、転送時間も長くなりゲー
トウェイ装置として、高いスループットを得ることが困
難な欠点があった。
本発明は、上述に鑑みパケット長に関係なく。
常に高いスループット特性を発揮することが可能なゲー
トウェイ装置の提供を目的とする。
トウェイ装置の提供を目的とする。
（問題点を解決するための手段）
本発明は」―記の目的を、複数の通信回路のネットワー
ク間を結合するゲートウェイ装置において、パケット１
個を格納するバッファメモリセル複数と、その複数のバ
ッファメモリセルのうち１つを選択する信号を生成する
選択信号発生回路と、」二記、選択したバッファメモリ
セルおよび選択しないバッファメモリセルを、相異なる
２つのバスにそれぞれ、排他的に接続するための切替信
号発生回路と、上記バス間における情報信号の衝突を回
避するために、高インピーダンス出力機能をもつバスト
ランシーバまたはバスバッファメモリセルと、および、
上記、選択信号発生回路の出力により、上記、複数のバ
ッファメモリセルから１個を選択して一方のバスに接続
し、残りのバッファメモリセルを、すべて他のバスに排
他的に接続するようにしたバッファメモリセル切替回路
とを備えることにより達成する。
ク間を結合するゲートウェイ装置において、パケット１
個を格納するバッファメモリセル複数と、その複数のバ
ッファメモリセルのうち１つを選択する信号を生成する
選択信号発生回路と、」二記、選択したバッファメモリ
セルおよび選択しないバッファメモリセルを、相異なる
２つのバスにそれぞれ、排他的に接続するための切替信
号発生回路と、上記バス間における情報信号の衝突を回
避するために、高インピーダンス出力機能をもつバスト
ランシーバまたはバスバッファメモリセルと、および、
上記、選択信号発生回路の出力により、上記、複数のバ
ッファメモリセルから１個を選択して一方のバスに接続
し、残りのバッファメモリセルを、すべて他のバスに排
他的に接続するようにしたバッファメモリセル切替回路
とを備えることにより達成する。
（作 用）
本発明は上述した構成により、選択信号発生回路によっ
てバッファメモリセルを選択し、切替信号発生回路によ
って目的のバスと、そのバッファメモリセルとを接続し
、他のバスと他の全てのバッファメモリセルとを接続す
ることによって、選択したバッファメモリセルに直接パ
ケットを格納し、バッファメモリ間の転送を行なうこと
なくバケツｌ−を送出することか可能になる。
てバッファメモリセルを選択し、切替信号発生回路によ
って目的のバスと、そのバッファメモリセルとを接続し
、他のバスと他の全てのバッファメモリセルとを接続す
ることによって、選択したバッファメモリセルに直接パ
ケットを格納し、バッファメモリ間の転送を行なうこと
なくバケツｌ−を送出することか可能になる。
（実施例）
以下、本発明を実施例により図面を用いて詳細に説明す
る。
る。
第１図ないし第３図は本発明の一実施例を示す図で、第
１図は本発明のゲートウェイ装置の機能ブロック図、第
２図はその送信系に着目して送信バッファメモリセル切
替回路（ただし、バッファメモリセルは４個とする）の
概念を示す図、また、第３図は同様に送信バッファメモ
リセルの切替回路を示す図である。
１図は本発明のゲートウェイ装置の機能ブロック図、第
２図はその送信系に着目して送信バッファメモリセル切
替回路（ただし、バッファメモリセルは４個とする）の
概念を示す図、また、第３図は同様に送信バッファメモ
リセルの切替回路を示す図である。
第１図において第５図と同じ符号は同一または同じ機能
のものを指し、その他、１５はＣＰＵバス、１６は送信
バッファメモリセル切替回路、１７は受信バッファメモ
リセル切替回路、１８は入出力バスである。
のものを指し、その他、１５はＣＰＵバス、１６は送信
バッファメモリセル切替回路、１７は受信バッファメモ
リセル切替回路、１８は入出力バスである。
本発明のゲートウェイ装置はこの第１図のように、パケ
ット１個を格納する送信バッファメモリセル１０．１０
ｂ−１０ｃｍ １０．（これらは送信バッファメモリ１
０を構成している）、および受信バッファメモリセル１
３１１．１３．、１３ｃ、 １３．（これらは受信バッ
ファメモリ１３を構成している）をそれぞれ有し、かつ
、それらを必要に応じて、排他的に選択して入出力バス
１８に切替出力する送信バッファメモリセル切替回路１
６．受信バッファメモリセル切替回路１７を備えている
。
ット１個を格納する送信バッファメモリセル１０．１０
ｂ−１０ｃｍ １０．（これらは送信バッファメモリ１
０を構成している）、および受信バッファメモリセル１
３１１．１３．、１３ｃ、 １３．（これらは受信バッ
ファメモリ１３を構成している）をそれぞれ有し、かつ
、それらを必要に応じて、排他的に選択して入出力バス
１８に切替出力する送信バッファメモリセル切替回路１
６．受信バッファメモリセル切替回路１７を備えている
。
第２図は具体例として上記、送信バッファメモリセル切
替回路１６の動作を説明する図であり、符号は前回まで
と同じ符号を用いている６図のように送信バッファメモ
リ１０は送信バッファメモリセル１０．、（ｋ＝ａ、ｂ
、ｃ、ｄ）を有し、ＣＰＵバス１５と入出力バス１８と
を、連動スイッチとして動作する送信バッファメモリセ
ル切替回路１６によって、送信バッファメモリセル１Ｏ
ｈ（ｋ＝ａ、ｂ、ｃまたはｄ）の唯一の１つ、たとえば
送信バッファメモリセルｌＯ１を選択して入出力バス１
８に接続し、残りの他の送信バッファメモリセル１０ｋ
（ｋ＝ｂ、 ｃ。
替回路１６の動作を説明する図であり、符号は前回まで
と同じ符号を用いている６図のように送信バッファメモ
リ１０は送信バッファメモリセル１０．、（ｋ＝ａ、ｂ
、ｃ、ｄ）を有し、ＣＰＵバス１５と入出力バス１８と
を、連動スイッチとして動作する送信バッファメモリセ
ル切替回路１６によって、送信バッファメモリセル１Ｏ
ｈ（ｋ＝ａ、ｂ、ｃまたはｄ）の唯一の１つ、たとえば
送信バッファメモリセルｌＯ１を選択して入出力バス１
８に接続し、残りの他の送信バッファメモリセル１０ｋ
（ｋ＝ｂ、 ｃ。
ｄ）をＣＰＵバス１５に接続する。
第３図は上記の送信バッファメモリセル切替回路１６の
具体例を示すもので、４個の送信バッファメモリセルｌ
Ｏ□１０．、１０Ｃ，１０，を有する場合を説明する。
具体例を示すもので、４個の送信バッファメモリセルｌ
Ｏ□１０．、１０Ｃ，１０，を有する場合を説明する。
１９はバッファメモリセル選択信号入力端子で、これか
ら論理“ｏｏ”、 “０１”、′１０” １１１１
Ｉ＋を選択信号として入力することにより、送信バッフ
ァメモリセル１０．、１０ゎ、 １０ｃ、 １０．の一
つを排他的に選択する１図は例として論理“ＯＯ”によ
りＡＮＤ回路ａから選択信号が出力されて、送信バッフ
ァメモリセル１０．を選択する場合を示しており、その
送信バッファメモリセル１０．は入出力バス１８から切
り離され、ＣＰＵバス１５に接続される。
ら論理“ｏｏ”、 “０１”、′１０” １１１１
Ｉ＋を選択信号として入力することにより、送信バッフ
ァメモリセル１０．、１０ゎ、 １０ｃ、 １０．の一
つを排他的に選択する１図は例として論理“ＯＯ”によ
りＡＮＤ回路ａから選択信号が出力されて、送信バッフ
ァメモリセル１０．を選択する場合を示しており、その
送信バッファメモリセル１０．は入出力バス１８から切
り離され、ＣＰＵバス１５に接続される。
このとき、他の送信バッファメモリセル１０１゜１０ｃ
または１０．の選択信号は出力されないから、それら各
送信バッファメモリセルｌ０ｂ＝ １０Ｃまたは１０ｄ
は入出力バス１８側に接続されることになる。
または１０．の選択信号は出力されないから、それら各
送信バッファメモリセルｌ０ｂ＝ １０Ｃまたは１０ｄ
は入出力バス１８側に接続されることになる。
なお、ＣＰＵバス１５、または入出力バス１８は一本の
バスとして描いであるが、その方向性については、ＣＰ
Ｕバス方向の切替信号または入出力バス方向の切替４８
号によって決めることができる。
バスとして描いであるが、その方向性については、ＣＰ
Ｕバス方向の切替信号または入出力バス方向の切替４８
号によって決めることができる。
また、それらバスの方向性を考慮する必要がない時は、
片方向バスバッファメモリを使用することが許される。
片方向バスバッファメモリを使用することが許される。
以上、送信の場合を例にして説明したが、受（ｉｉの場
合も全く同様に実施できることはいうまでもない。
合も全く同様に実施できることはいうまでもない。
（発明の効果）
このように本発明によれば、唯一のバッファメモリセル
が入出力バスに接続されるとともに、他のバッファメモ
リセルはＣＰＵバスと接続されるから、それによっモ、
当該のバッファメモリセルはＣＰＵバスと完全に切離さ
れ、たとえば高速動作をする入出力バスに完全に追随可
能となり、従来の共有メモリ方式の場合では、バッファ
メモリへのアクセス競合が随時発生して、その都度バス
の動作に遅延を強いていたのを排除して、高速動作を完
全にする利点を有している。
が入出力バスに接続されるとともに、他のバッファメモ
リセルはＣＰＵバスと接続されるから、それによっモ、
当該のバッファメモリセルはＣＰＵバスと完全に切離さ
れ、たとえば高速動作をする入出力バスに完全に追随可
能となり、従来の共有メモリ方式の場合では、バッファ
メモリへのアクセス競合が随時発生して、その都度バス
の動作に遅延を強いていたのを排除して、高速動作を完
全にする利点を有している。
第１図は本発明のゲートウェイ装置の機能を示す図、第
２図は同じく送信バッファメモリセル切替回路の概念を
示す図、第３図は同じく送信バッファメモリセル切替回
路の一具体例を示す図、第４図は本発明が適用されるネ
ットワーク間の結合を示す図、第５図は従来のゲートウ
ェイ装置を示す図である。 Ｇ ・・・ゲートウェイ装置、 Ｎ・・・ ノード装［
、Ｔ ・・・ トランシーバ、 ＢＮ・・・バス型ＬＡ
Ｎ、 ＲＮ ・・・ループ型ＬＡＮ、 １ ・・・ル
ープ伝送路、 ２・・・同軸ケーブル、 ５・・・端末
装置、 ６・・・Ｃ５ＭＡ／ＣＤ制御回路、 ７・・・
ＤＭＡ制御１．８−／、７７ア、工１１．９１９．
区ＣＰＵ、１０・・・送信バッファメモリ、
′１０、、１０．、、１０ｃ、１０．・・・送信バ
ッファメモ ↓収すセル、１３・・・受信バッ
ファメモリ、１３、、１３ｂｙ １３Ｃ，１３イ・・・
受信バッファメモリセル、１５・・・ＣＰＵバス、１６
・・・送信バッファメモリセル切替回路、１７・・・受
信バッファメモリセル切替回路、１８・・・入出力バス
、１９・・・バッファメモリセル選択信号入力端子。 第２図 投 第４図 第５図
２図は同じく送信バッファメモリセル切替回路の概念を
示す図、第３図は同じく送信バッファメモリセル切替回
路の一具体例を示す図、第４図は本発明が適用されるネ
ットワーク間の結合を示す図、第５図は従来のゲートウ
ェイ装置を示す図である。 Ｇ ・・・ゲートウェイ装置、 Ｎ・・・ ノード装［
、Ｔ ・・・ トランシーバ、 ＢＮ・・・バス型ＬＡ
Ｎ、 ＲＮ ・・・ループ型ＬＡＮ、 １ ・・・ル
ープ伝送路、 ２・・・同軸ケーブル、 ５・・・端末
装置、 ６・・・Ｃ５ＭＡ／ＣＤ制御回路、 ７・・・
ＤＭＡ制御１．８−／、７７ア、工１１．９１９．
区ＣＰＵ、１０・・・送信バッファメモリ、
′１０、、１０．、、１０ｃ、１０．・・・送信バ
ッファメモ ↓収すセル、１３・・・受信バッ
ファメモリ、１３、、１３ｂｙ １３Ｃ，１３イ・・・
受信バッファメモリセル、１５・・・ＣＰＵバス、１６
・・・送信バッファメモリセル切替回路、１７・・・受
信バッファメモリセル切替回路、１８・・・入出力バス
、１９・・・バッファメモリセル選択信号入力端子。 第２図 投 第４図 第５図
Claims (1)
- 複数の通信回線のネットワーク間を結合するゲートウェ
イ装置において、パケット１個を格納するバッファメモ
リセル複数と、その複数のバッファメモリセルのうち１
つを選択する信号を生成する選択信号発生回路と、上記
、選択したバッファメモリセルおよび選択しないバッフ
ァメモリセルを、相異なる２つのバスにそれぞれ、排他
的に接続するための切替信号発生回路と、上記バス間に
おける情報信号の衝突を回避するために、高インピーダ
ンス出力機能をもつバストランシーバまたはバスバッフ
ァメモリセルと、および、上記、選択信号発生回路の出
力により上記、複数のバッファメモリセルのうち１個を
選択して一方のバスに接続し、残りのバッファメモリセ
ルを、すべて他のバスに排他的に接続するようにしたバ
ッファメモリ切替回路とを備えたことを特徴とするゲー
トウェイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2580486A JPS62185427A (ja) | 1986-02-10 | 1986-02-10 | ゲ−トウエイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2580486A JPS62185427A (ja) | 1986-02-10 | 1986-02-10 | ゲ−トウエイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62185427A true JPS62185427A (ja) | 1987-08-13 |
Family
ID=12176045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2580486A Pending JPS62185427A (ja) | 1986-02-10 | 1986-02-10 | ゲ−トウエイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62185427A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432549A (en) * | 1987-07-28 | 1989-02-02 | Matsushita Electric Works Ltd | Gateway |
| JPH02113744A (ja) * | 1988-10-24 | 1990-04-25 | Omron Tateisi Electron Co | データ処理装置 |
| JPH0477144A (ja) * | 1990-07-17 | 1992-03-11 | Fujitsu Ltd | 通信用端末装置および通信方法 |
-
1986
- 1986-02-10 JP JP2580486A patent/JPS62185427A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432549A (en) * | 1987-07-28 | 1989-02-02 | Matsushita Electric Works Ltd | Gateway |
| JPH02113744A (ja) * | 1988-10-24 | 1990-04-25 | Omron Tateisi Electron Co | データ処理装置 |
| JPH0477144A (ja) * | 1990-07-17 | 1992-03-11 | Fujitsu Ltd | 通信用端末装置および通信方法 |
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