JPS62183220A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS62183220A JPS62183220A JP61023795A JP2379586A JPS62183220A JP S62183220 A JPS62183220 A JP S62183220A JP 61023795 A JP61023795 A JP 61023795A JP 2379586 A JP2379586 A JP 2379586A JP S62183220 A JPS62183220 A JP S62183220A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- controlled oscillator
- frequency
- time
- loop filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 claims description 2
- XDLMVUHYZWKMMD-UHFFFAOYSA-N 3-trimethoxysilylpropyl 2-methylprop-2-enoate Chemical compound CO[Si](OC)(OC)CCCOC(=O)C(C)=C XDLMVUHYZWKMMD-UHFFFAOYSA-N 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 6
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は無線通信機等で二つの電圧制御発振器を有す
る時の切換時間の改良に関するものである。
る時の切換時間の改良に関するものである。
（従来技術とその問題点）
第２図は従来広く用いられている無線通信機のブロック
ダイアグラムであり、これを例に動作を説明する。
ダイアグラムであり、これを例に動作を説明する。
送信用電圧制御発振器（ＴＸ ＶＣＯ）１は内部に電圧
可変容量素子を持ち、ループフィルタ（ＬＯＯＰＦＩＬ
）１１からの制御電圧により発振周波数が制御される。
可変容量素子を持ち、ループフィルタ（ＬＯＯＰＦＩＬ
）１１からの制御電圧により発振周波数が制御される。
ここで発振した信号がバッファ（ＢＵＦＦ）３により負
荷側の影響を電圧制御発振器に与えぬ様十分な方向性を
得た後２分配される。一方はそのまま出力（ＯＵＴ）４
として外部へ供給し、もう一方はバッファ（ＢＵＦＦ）
５を通し、プリスケーラ（ＰＲＥ ５ＣＡＬ） ６に入
力し、必要な周波数帯まで分周される。バッファ５はこ
のプリスケーラの出力側からの不要信号が出力４に洩れ
ぬため、方向性を得る目的で挿入される。プリスケーラ
６で分周された信号はプログラムカウンタ（ＰＧ−ＣＯ
ＵＮＴＥＲ）７に入り、比較周波になる様な分周数に設
定され分周される。
荷側の影響を電圧制御発振器に与えぬ様十分な方向性を
得た後２分配される。一方はそのまま出力（ＯＵＴ）４
として外部へ供給し、もう一方はバッファ（ＢＵＦＦ）
５を通し、プリスケーラ（ＰＲＥ ５ＣＡＬ） ６に入
力し、必要な周波数帯まで分周される。バッファ５はこ
のプリスケーラの出力側からの不要信号が出力４に洩れ
ぬため、方向性を得る目的で挿入される。プリスケーラ
６で分周された信号はプログラムカウンタ（ＰＧ−ＣＯ
ＵＮＴＥＲ）７に入り、比較周波になる様な分周数に設
定され分周される。
この分周数はデータ発生器（ＤＡＴＡ 、Ｃ０ＮＴ）１
４により制御され送信時、受信時通常は中間周波数分だ
け異ったデータを発生する。この信号はプレス信号（Ｐ
ＴＴ）１５により切換えられろ。プログラムカウンタ（
ＰＧ−ＣＯＵＴ） ７にて分周された信号は位相比較器
（ＰＤ）８に入力する。位相比較器８には基準信号発生
器（ＲＥＦ−Ｏ３Ｃ） ９により発振した安定な基準信
号を分周した後比較信号として位相比較器８に加える。
４により制御され送信時、受信時通常は中間周波数分だ
け異ったデータを発生する。この信号はプレス信号（Ｐ
ＴＴ）１５により切換えられろ。プログラムカウンタ（
ＰＧ−ＣＯＵＴ） ７にて分周された信号は位相比較器
（ＰＤ）８に入力する。位相比較器８には基準信号発生
器（ＲＥＦ−Ｏ３Ｃ） ９により発振した安定な基準信
号を分周した後比較信号として位相比較器８に加える。
位相比較器はこの二つの信号を比較し１位相ズレの分だ
けをパルスとして出力する。この比較出力はチャージポ
ンプ（ＣＨＡＲＧＥｐｔｍｐ）ｉｏにてパルス幅に応じ
た直流電圧に変換される。直流に変換された信号はルー
プフィルタ（ＬＯＯＰ ＦＩｒ、） ｎにて系として最
適がつ実用上最適となる周波数帯域に制限される。ここ
では時定数１２．１３を持ち送信時、受信時それぞれ最
適な周波数特性となる様に切換えて使用している。
けをパルスとして出力する。この比較出力はチャージポ
ンプ（ＣＨＡＲＧＥｐｔｍｐ）ｉｏにてパルス幅に応じ
た直流電圧に変換される。直流に変換された信号はルー
プフィルタ（ＬＯＯＰ ＦＩｒ、） ｎにて系として最
適がつ実用上最適となる周波数帯域に制限される。ここ
では時定数１２．１３を持ち送信時、受信時それぞれ最
適な周波数特性となる様に切換えて使用している。
ループフィルタ１１からの信号は電圧制御発振器１．２
に並列に与えられ１位相比較器８にて検出された位相ズ
レが零となる様なループとして動作し。
に並列に与えられ１位相比較器８にて検出された位相ズ
レが零となる様なループとして動作し。
一致した所で安定する。
以上が通常用いられているＰＬＬ回路であるが。
無線機の場合は、信号の立上がり時間を短がくすること
が要求される。即ちＰＬＬ回路の送信、受信切換え時即
座に安定状態に入らぬと通話の頭切れ、あるいはデータ
の誤り等が発生する。前記のＰＬＬ 回路では安定とな
る時間と系の周波数応答の低域特性が反比例する関係に
あるため、応答時間を早くすると低域特性の応答が制限
される不具合が有った。
が要求される。即ちＰＬＬ回路の送信、受信切換え時即
座に安定状態に入らぬと通話の頭切れ、あるいはデータ
の誤り等が発生する。前記のＰＬＬ 回路では安定とな
る時間と系の周波数応答の低域特性が反比例する関係に
あるため、応答時間を早くすると低域特性の応答が制限
される不具合が有った。
（目的）
本発明はこれらの欠点を除去するため、切換え時間に前
の状態におけるエラー電圧を記憶し、一定時間この電圧
を与える事で切換え時間の短縮を図るものである。
の状態におけるエラー電圧を記憶し、一定時間この電圧
を与える事で切換え時間の短縮を図るものである。
（実施例）
第１図に本発明の一実施例を示す。
基本的な系の動作は前述の通りなので省略する。
ループフィルタ１１からのエラー電圧を検出し、アナロ
グ−ディジタルコンバータ（Ａ−Ｄ Ｃ０ＮＶ）１６に
て変換し、記憶素子１７（ＭＥＭＯ）にて送信状態。
グ−ディジタルコンバータ（Ａ−Ｄ Ｃ０ＮＶ）１６に
て変換し、記憶素子１７（ＭＥＭＯ）にて送信状態。
受信状態のそれぞれの電圧をディジタルに変換して記憶
し、再び送信あるいは受信状態に切換った時今度はディ
ジタル−アナログコンバータにて前回記憶した電圧に対
応する電圧をループフィルタに与え、電圧制御発振器１
．２の発振周波数を制御周波数の極く近くに制御する。
し、再び送信あるいは受信状態に切換った時今度はディ
ジタル−アナログコンバータにて前回記憶した電圧に対
応する電圧をループフィルタに与え、電圧制御発振器１
．２の発振周波数を制御周波数の極く近くに制御する。
（効果）
以上の様に本発明の回路を用いれば電圧制御発振器のフ
リーラン周波数が、所要周波数の極く近（に設定される
ため、引込みに要する時間を短縮することができると同
時に９周波数特性も任意とすることが可能となる。
リーラン周波数が、所要周波数の極く近（に設定される
ため、引込みに要する時間を短縮することができると同
時に９周波数特性も任意とすることが可能となる。
第１図は本発明によるＰＬＬ回路、第２図は従来のＰＬ
Ｌ回路。１：送信電圧制御発振器（ＴＸ ＶＣＯ）。 ２：受信用を圧ｆｆ１１１ｍ１全１１１ｍ ＲＸ ＶＣ
Ｏ）、 １１ ： ループフィルタ（ＬＯＯＰ ＦＩＬ
）、１５ニブレスト一ク信号入力端子（ＯＴＴ）、 １
６ ：アナログーディジタルコンバータ（Ａ−Ｄ Ｃ０
ＮＶ）、 １７ ：記憶回路（ＭＥＭＯ）、 １８：デ
ィジタル−アナログコンバータ（Ｄ−Ａ Ｃ０ＮＶ）。 パ−ゝ＼ 代理人 弁理士 小 川 勝 男′ ＼、
Ｌ回路。１：送信電圧制御発振器（ＴＸ ＶＣＯ）。 ２：受信用を圧ｆｆ１１１ｍ１全１１１ｍ ＲＸ ＶＣ
Ｏ）、 １１ ： ループフィルタ（ＬＯＯＰ ＦＩＬ
）、１５ニブレスト一ク信号入力端子（ＯＴＴ）、 １
６ ：アナログーディジタルコンバータ（Ａ−Ｄ Ｃ０
ＮＶ）、 １７ ：記憶回路（ＭＥＭＯ）、 １８：デ
ィジタル−アナログコンバータ（Ｄ−Ａ Ｃ０ＮＶ）。 パ−ゝ＼ 代理人 弁理士 小 川 勝 男′ ＼、
Claims (1)
- 切換え使用される二つの電圧制御発振器を有するＰＬＬ
回路において、どちらか一方の電圧制御発振器の動作状
態においてループフィルタの出力電圧を検出し、他方の
電圧制御発振器の動作状態中この出力電圧を記憶し、次
に一方の電圧制御発振器が同一発振周波数で動作する場
合のみ、先の出力電圧を寸時の間電圧制御発振器に加え
るようにし、かつ前記の動作を交互に各々の電圧制御発
振器を含むＰＬＬ回路図で交互に繰り返すことを特徴と
したＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61023795A JPS62183220A (ja) | 1986-02-07 | 1986-02-07 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61023795A JPS62183220A (ja) | 1986-02-07 | 1986-02-07 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62183220A true JPS62183220A (ja) | 1987-08-11 |
Family
ID=12120257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61023795A Pending JPS62183220A (ja) | 1986-02-07 | 1986-02-07 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62183220A (ja) |
-
1986
- 1986-02-07 JP JP61023795A patent/JPS62183220A/ja active Pending
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