JPS62180597A - Rom circuit for microcomputer - Google Patents
Rom circuit for microcomputerInfo
- Publication number
- JPS62180597A JPS62180597A JP61021417A JP2141786A JPS62180597A JP S62180597 A JPS62180597 A JP S62180597A JP 61021417 A JP61021417 A JP 61021417A JP 2141786 A JP2141786 A JP 2141786A JP S62180597 A JPS62180597 A JP S62180597A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- rom
- signal
- address
- precharging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、読み出し専用メモリ（ＲＯＭ）、等速呼び出
しメモリ（ＲＡＭ）および中央処理装置（ＣＰＵ）など
を持つ時分割デュアル処理型マイクロコンピュータのＲ
ＯＭ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a time-sharing dual processing microcomputer having a read-only memory (ROM), a constant speed access memory (RAM), a central processing unit (CPU), etc.
This relates to OM circuits.
従来の技術
従来、シングルチップ型マイクロコンピュータに内蔵さ
れたｌＲＯＭはアクセスしない部分まで読み出し可能な
状態にし、ＲＯＭデータのアクセスをしている。ところ
が現在内蔵ＲＯＭは大容量化の方向にあり、特にデュア
ル型マイクロコンピュータはＲＯＭ容量が非常に大きく
、システムとしてのコストダウンという点からもＲＯＭ
を内蔵する傾向にある。このため、内蔵ＲＯＭ全てのビ
ットラインをプリチャージをした場合、消費電力が大き
くなり全体の消費電力から占める割合も１６％〜３０％
となっていた。2. Description of the Related Art Conventionally, a ROM built into a single-chip microcomputer has been made readable even to the portions that are not accessed, and ROM data has been accessed. However, the current trend is toward increasing the capacity of built-in ROM, and dual-type microcomputers in particular have extremely large ROM capacities, and ROM
They tend to have built-in functions. Therefore, if all the bit lines of the built-in ROM are precharged, the power consumption will increase, accounting for 16% to 30% of the total power consumption.
It became.
発明が解決しようとする問題点
このような従来の回路では、内蔵ＲＯＭ全てのビットラ
インに対しプリチャージをし、ＲＯＭをアクセスするた
め、消費電力が大であった。本発明は省電力化をはかる
回路を提供することを目的としている。Problems to be Solved by the Invention In such a conventional circuit, all the bit lines of the built-in ROM are precharged and the ROM is accessed, so power consumption is large. An object of the present invention is to provide a circuit that saves power.
問題点を解決するための手段
本発明は上記問題点を解決するだめ、内蔵ＲＯＭを複数
ブロックに分割し、アクセスしたＲＯＭアドレスに応じ
てそのブロックのＲＯＭのみが結合されたビットライン
をプリチャージするものであり、部分的にプリチャージ
をすることで低消費電力をはかるものである。Means for Solving the Problems In order to solve the above problems, the present invention divides the built-in ROM into a plurality of blocks, and precharges the bit line to which only the ROMs of that block are connected according to the accessed ROM address. It is designed to reduce power consumption by partially precharging.
作 用
本発明は上記手段により、部分的にＲＯＭをプリチャー
ジを行なうため、消費電力は少なくなり、まだ回路もゲ
ート数が少ないため、ＲＯＭスピードの遅延等の問題は
起こらない。Function: Since the present invention partially precharges the ROM by the above-mentioned means, power consumption is reduced, and since the number of gates in the circuit is still small, problems such as ROM speed delay do not occur.
実施例
図は本発明のＲＯＭ分割プリチャージ回路の一実施例で
ある。この実施例は内蔵ＲＯＭを２分割にした例であり
、１はアドレスラッチ回路、２は分割したＲＯＭのアド
レス＝ハイ側のプリチャージ回路、３は分割したＲＯＭ
のアドレス＝ロウ側のプリチャージ回路、４はプリチャ
ージ用クロック信号入力端子、５はラッチクロック入力
端子、６はアドレスＭＳＢ信号入力端子である。基本的
にＲＯＭはそのデコーダ回路及びプリチャージ回路を最
小限に押さえるため、この例のように、アドレス−ハイ
、またはアドレス＝ロウの各群で分割した方が良い。従
って、入力端子６からはＲＯＭアドレスのＭＳＢ信号を
入力とする。入力されたＲＯＭアドレスＭＳＢ信号は入
力端子５のラッチクロック信号により、アドレスランチ
回路１内に取り込まれる。アドレスラッチ回路１からの
出力は各プリチャージ回路２．３に入力される。入力端
子６のＲＯＭアドレスＭＳＢ信号がハイレベルの場合、
アドレスラッチ回路１からＲＯＭアドレス−ハイ側プリ
チャージ回路２をアクティブにする信号が出力され、入
力端子４のプリチャージ用クロック信号と同期して同Ｒ
ＯＭアドレス＝・・イ側プリチャージ回路２からプリチ
ャージ信号が出力される。逆に、ＲＯＭアドレス＝ロウ
側プリチャージ回路３にはアクティブ信号が出されず、
従ってプリチャージ信号はＲＯＭアドレス二ロウ側プリ
チャージ回路から出力されない。またＲＯＭアドレスＭ
ＳＢ信号がロウレベルの場合、ＲＯＭアドレス＝ロウ側
プリチャージ回路３からプリチャージは号が出力される
がこのとき、ＲＯＭアドレス＝ハイ側プリチャージ回路
２からはプリチャージ信号は出力されない。このように
ＲＯＭアドレスを用いてプリチャージを分割することに
より、低消費電力化をはかる。Embodiment The figure shows an embodiment of the ROM division precharge circuit of the present invention. This embodiment is an example in which the built-in ROM is divided into two parts, where 1 is an address latch circuit, 2 is a precharge circuit where the address of the divided ROM is high, and 3 is a divided ROM.
4 is a precharge clock signal input terminal, 5 is a latch clock input terminal, and 6 is an address MSB signal input terminal. Basically, in order to minimize the decoder circuit and precharge circuit of the ROM, it is better to divide it into address-high or address-low groups as in this example. Therefore, the MSB signal of the ROM address is input from the input terminal 6. The input ROM address MSB signal is taken into the address launch circuit 1 by the latch clock signal at the input terminal 5. The output from address latch circuit 1 is input to each precharge circuit 2.3. When the ROM address MSB signal of input terminal 6 is high level,
The address latch circuit 1 outputs a signal that activates the ROM address-high side precharge circuit 2, and synchronizes with the precharge clock signal of the input terminal 4.
OM address=--A precharge signal is output from the A-side precharge circuit 2. Conversely, no active signal is output to the ROM address=low side precharge circuit 3,
Therefore, the precharge signal is not output from the ROM address 2 row side precharge circuit. Also, ROM address M
When the SB signal is at a low level, the ROM address=low side precharge circuit 3 outputs a precharge signal, but at this time, the ROM address=high side precharge circuit 2 does not output a precharge signal. By dividing the precharge using the ROM address in this way, power consumption can be reduced.
発明の効果
以上述べてきたように、本発明によれば、きわめて簡易
な回路構成で、ＲＯＭアクセススピードを落とすことな
く消費電力を低減することができ、きわめて実用的であ
る。Effects of the Invention As described above, according to the present invention, power consumption can be reduced with an extremely simple circuit configuration without reducing ROM access speed, and it is extremely practical.
図は本発明の一実施例回路図である。
１・・・・・−アドレスラッチ回路、２・・−・・ＲＯ
Ｍアドレス＝ハイ側プリチャージ回路、３・・・・・・
ＲＯＭアドレス二ロウ側プリチャージ回路、４・・・・
・プリチャージ用クロック信号入力端子、６・・・・・
ＲＯＭアドレスラッチ用クロック信号入力端子、６・・
・・・・ＲＯＭアドレスＭＳＢ信号入力端子。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｆ−
−−アＫＬ又ラッチ回１δ、The figure is a circuit diagram of one embodiment of the present invention. 1...-Address latch circuit, 2...RO
M address = high side precharge circuit, 3...
ROM address 2 row side precharge circuit, 4...
・Precharge clock signal input terminal, 6...
Clock signal input terminal for ROM address latch, 6...
...ROM address MSB signal input terminal. Name of agent: Patent attorney Toshio Nakao and 1 other person f-
--A KL also latch times 1δ,
Claims (1)
部分のＲＯＭのみをアクセスする機能をそなえたことを
特徴とするマイクロコンピュータのＲＯＭ回路。A ROM circuit for a microcomputer, characterized in that the ROM circuit configuration is divided into a plurality of blocks and has a function of accessing only the ROM of each block.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021417A JPS62180597A (en) | 1986-02-03 | 1986-02-03 | Rom circuit for microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021417A JPS62180597A (en) | 1986-02-03 | 1986-02-03 | Rom circuit for microcomputer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62180597A true JPS62180597A (en) | 1987-08-07 |
Family
ID=12054433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61021417A Pending JPS62180597A (en) | 1986-02-03 | 1986-02-03 | Rom circuit for microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62180597A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06131893A (en) * | 1992-10-19 | 1994-05-13 | Matsushita Electric Ind Co Ltd | Address decoder circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736498A (en) * | 1980-08-13 | 1982-02-27 | Hitachi Ltd | Multisplit longitudinal type rom |
| JPS58105489A (en) * | 1981-12-16 | 1983-06-23 | Toshiba Corp | Dynamic rom |
-
1986
- 1986-02-03 JP JP61021417A patent/JPS62180597A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736498A (en) * | 1980-08-13 | 1982-02-27 | Hitachi Ltd | Multisplit longitudinal type rom |
| JPS58105489A (en) * | 1981-12-16 | 1983-06-23 | Toshiba Corp | Dynamic rom |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06131893A (en) * | 1992-10-19 | 1994-05-13 | Matsushita Electric Ind Co Ltd | Address decoder circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5005121A (en) | Integrated CPU and DMA with shared executing unit | |
| MY103859A (en) | Communication processor for a packet-switched network. | |
| GB1315711A (en) | Distributed priority of access to a computer unit | |
| EP0238807A3 (en) | Signal processor for rapidly executing a predetermined calculation a plurality of times for typically carrying out fft or inverse fft | |
| KR880003252A (en) | Microprocessor | |
| GB1351590A (en) | Digital data storage addressing system | |
| JPS62180597A (en) | Rom circuit for microcomputer | |
| US4388707A (en) | Memory selecting system | |
| JPH09311812A (en) | Microcomputer | |
| JPS6476486A (en) | Memory ic | |
| JPH0476646A (en) | Microprocessor | |
| JPS5730026A (en) | Communication controller | |
| JP2594919B2 (en) | Logic LSI | |
| JPH0215342A (en) | Memory device | |
| JPS6322379B2 (en) | ||
| JPH01128143A (en) | Microcomputer system | |
| JPS6113267B2 (en) | ||
| JPH087741B2 (en) | Semiconductor integrated circuit | |
| JPS6035393A (en) | Read-only memory | |
| JPS5789163A (en) | Common memory access system | |
| JPS6120158A (en) | Microprocessor | |
| JPH04143847A (en) | Dual access memory circuit | |
| JPS6451533A (en) | System for interrupting data processing system | |
| JPS54133042A (en) | Direct memory access system in multi processor | |
| JPS6341966A (en) | Direct memory access transfer device |