JPS6217892B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、電圧制御可変利得回路に関する。

従来より、制御電圧Ｖ_Cによつて利得が対数直
線的に変化するところの電圧制御可変利得回路と
して、第１図に示した回路が、例えば「日経エレ
クトロニクス」誌1978年11月13日号頁118乃至140
によつて公知である。

この電圧制御可変利得回路は、同図に示すよう
に、演算増幅回路１の反転入力端子（−）を入力
端子Ｔ_INとし、この演算増幅回路１の非反転入力
端子（＋）を接地して、その出力v₁を電池２，３
によつてレベルシフトしてpnpトランジスタQ₁，
Q₂のエミツタ、npnトランジスタQ₃，Q₄のエミ
ツタにそれぞれ印加する。

上記トランジスタQ₁，Q₃のベースを接地電位
に接続して、上記トランジスタQ₂，Q₄のベース
に制御電圧Ｖ_Cを印加する。

そして、上記トランジスタQ₁，Q₄及びQ₂，Q₃
のコレクタを接続して、トランジスタQ₁，Q₄の
コレクタを上記演算増幅回路１の反転入力端子
（−）に接続して入力電流ｉ_INを供給し、トラン
ジスタQ₂，Q₃のコレクタより出力電流ｉ_OUTを得
るものである。

したがつて、４つのトランジスタQ₁〜Q₄のベ
ース・エミツタ接合は、４つの回路接続点T₁，
T₂，T₃，T₄の間にブリツヂ回路網の形式に接続
されるものである。

この電圧制御可変利得回路において、入力電流
ｉ_INに対する出力電流ｉ_OUTを得るものである。

したがつて、４つのトランジスタQ₁〜Q₄のベ
ース、エミツタ接合は、４つの回路接続点T₁，
T₂，T₃，T₄の間にブリツヂ回路網の形式に接続
されるものである。

この電圧制御可変利得回路において、入力電流
ｉ_INに対する出力電流ｉ_OUTは、制御電圧Ｖ_Cによ
り対数直線的に変化することになる。

上記構成のブリツヂ回路網による電流切換回路
において、トランジスタQ₁〜Q₄は、Ｂクラス動
作を行なうものであり、ベース接地増幅回路とし
て動作する。したがつて、クロスオーバ歪低減の
ためにエミツタから供給するバイアス電流を大き
くすると、ベースからの雑音に対する感度が高く
なり、歪低減と雑音低減とが相反する開係になる
という問題を有するものである。

この発明は、対数直線性を損うことなく、歪低
減及び雑音低減を図つた電圧制御可変利得回路を
提供するためになされた。

この発明は、ブリツヂ回路網で構成された電流
切換回路のトランジスタQ₁〜Q₄のエミツタにそ
れぞれｎ個の直列順方向ダイオードを設けようと
するものである。

以下、実施例により、この発明を具体的に説明
する。

第２図は、この発明の一実施例を示す回路図で
ある。

この実施例回路は、演算増幅回路１の反転入力
端子（−）を入力端子Ｔ_INとし、この演算増幅回
路１の非反転入力端子（＋）を接地して、その出
力v₁を電池２，３によつて＋Ｖ_B，−Ｖ_Bレベルシ
フトしてpnpトランジスタQ₁，Q₂のエミツタ、
npnトランジスタQ₃，Q₄のエミツタにそれぞれ直
列ダイオードD₁，D₂，D₃，D₄及びD₅，D₆，D₇，
D₈を介して印加する。

上記トランジスタQ₁，Q₃のベースを接地電位
に接続して、上記トランジスタQ₂，Q₄のベース
に制御電圧Ｖ_Cを印加する。

そして、上記トランジスタQ₁，Q₄及びQ₂，Q₃
のコレクタをそれぞれ接続して、トランジスタ
Q₁，Q₄のコレクタを上記演算増幅回路１の反転
入力端子（−）に接続して入力電流ｉ_INを供給
し、上記トランジスタQ₂，Q₃のコレクタより出
力電流ｉ_OUTを得るものである。

上記４つのトランジスタQ₁〜Q₄のベース，エ
ミツタ接合及びダイオードD₁〜D₈は、４つの回
路接続点T₁〜T₄の間にブリツヂ回路網の形式に
接続して電流切換回路を構成するものである。

この実施例においては、エミツタ接地のＢ級増
幅トランジスタQ₁〜Q₄のエミツタにそれぞれダ
イオードD₁，D₂〜D₇，D₈を設けるものであるた
め、これらのダイオードのオン抵抗によりベース
から入力される雑音に対する感度を低下させるこ
とができ、しかも、これらのオン抵抗値は、電流
信号に対して対数値線的な利得制御特性を損うこ
とはない。

したがつて、クロスオーバ歪低減のため、回路
接続点T₁，T₃からのバイアス電流（アイドリン
グ電流）を大きくすることができ、良好な利得制
御特性を確保しつつ、歪低減，雑音低減を図るこ
とができる。

ちなみに、各トランジスタQ₁〜Q₄のエミツタ
にそれぞれ設けるダイオードの数をｎ個とする
と、１／ｎ＋１に雑音を低減できるものであり、
例えば、この実施例に示すように、２個づつダイ
オードを設けた場合には、10dBの雑音低減を図
ることが可能となる。

上記実施例回路をモノリシツク半導体集積回路
に構成する場合、pnpトランジスタQ₁，Q₂はラ
テラル型pnpトランジスタ、npnトランジスタ
Q₃，Q₄はバーチカル型npnトランジスタの形態に
構成されるのが一般的である。

モノリシツク半導体集積回路中のバーチカル型
npnトランジスタと、ラテラル型pnpトランジス
タとは。例えば米国特許第3197710号
「COMPLEMENTARY TRANSISTOR
STRUCTURE」によつて当業者間で極めて周知
のように、バーチカル型npnトランジスタのｐ型
ベース領域形成のためのｐ型不純物導入と、ラテ
ラル型pnpトランジスタのｐ型エミツタ及びコレ
クタ領域形成のためのｐ型不純物導入とは同時に
行なわれ、バーチカル型npnトランジスタのn⁺型
エミツタ領域形成のためのｎ型不純物導入と、ラ
テラル型pnpトランジスタのn⁺型ベースオーミツ
ク接触領域形成のためのｎ型不純物導入とは同時
に行なわれる。

また、集積回路中のラテラル型pnpトランジス
タの種々の特性パラメータを改善するため、ｐ型
エミツタ領域中にさらにｐ型不純物を高濃度に導
入して、エミツタ注入効率の向上した変形ラテラ
ル型pnpトランジスタを得ることができる。

しかし、上記電流切換回路を構成するpnpトラ
ンジスタQ₁，Q₂として、上記ラテラル型pnpト
ランジスタを用いた場合において、信号を減衰さ
せるとき、ラテラル型pnpトランジスタQ₁，Q₂
のバーチカル型npnトランジスタQ₃，Q₄に対する
電流増幅率ｈ_FEが小さく、ベース拡り抵抗ｒ_bb′
が大くなることにより、正の半サイクル出力と、
負の半サイクル出力とが異なり歪を生ずることが
判明した。

ちなみに、この電流切換回路を単体のトランジ
スタで構成した場合に比べ、上記条件の下で歪率
が１〜２桁と大幅に悪化するものである。

第３図は、上記歪率悪化を防止した、この発明
の一実施例を示す回路図であり、同図においては
電流切換回路のみを示し、演算増幅回路１を省略
して示すものである。

この実施例回路は、前記実施例に示すように、
各トランジスタQ₁〜Q₄のエミツタにバーチカル
型のnpnトランジスタをダイオード接続したダイ
オードD₁₀〜D₁₃をそれぞれ設けるとともに各トラ
ンジスタQ₁〜Q₄のエミツタに定電流回路I₀をそ
れぞれ設けて、これらのトランジスタQ₁〜Q₄に
バイアス電流I₀を流すものとする。

このバイアス電流I₀は、ラテラル型pnpトラン
ジスタQ₁，Q₂の動作点を高電流増幅率ｈ_FE、及
び小ベース拡り抵抗ｒ_bb′となるように設定する
ものである。

この実施例回路においては、上記各トランジス
タQ₁〜Q₄に、上述のような定電流I₀を流すもの
であるので、ラテラル型pnpトランジスタQ₁，
Q₂を低電流増幅率ｈ_FE、大ベース拡り抵抗ｒ_bb′
の下で動作させることがなく、これらの各トラン
ジスタQ₁〜Q₄を実質的には制御電圧Ｖ_Cをレベル
シフトして、ダイオードD₁₀〜D₁₃に伝えるレベル
シフト手段として動作し、信号減衰はダイオード
D₁₀〜D₁₃で行なうものとなる。

上記ダイオードD₁₀〜D₁₃は、バーチカル型npn
トランジスタで構成するものであるので、歪低減
が図れるとともに、正負サイクル出力を対称とす
ることができる。

なお、上記各トランジスタQ₁〜Q₄のバイアス
電流の増加による雑音感度が高くなることについ
ては、上記ダイオードD₁₀〜D₁₃がエミツタ抵抗と
して作用し、前記同様に対数直線性を損うことな
く、雑音感度を低減させることができる。

この実施例回路において、ダイオードD₁₀〜D₁₃
は、バーチカル型で構成したダイオードであつて
もよい。そして、その個数は複数個とするもので
あつてもよい。

第４図は、この発明の他の一実施例を示す回路
図である。

モノリシツク半導体集積回路を構成する場合に
おいて、前述のようにpnpトランジスタはラテラ
ル型pnpトランジスタで構成し、npnトランジス
タはバーチカル型npnトランジスタで構成し、ダ
イオードもこれらのトランジスタをダイオード接
続して用いるのが一般的である。上記ラテラル型
pnpトランジスタとバーチカル型npnトランジス
タとの各種特性パラメータは、それらの構造上及
び製造プロセス上の相違によつて、一致すること
はない。

そこで、この実施例回路は、切り換えトランジ
スタQ₁〜Q₄と、これらのトランジスタのエミツ
タにそれぞれ設けたダイオードD₂₀〜D₃₁の導電型
の組み合せを全体として対称とするものである。

すなわち、pnpトランジスタQ₁，Q₂のエミツ
タに設けたダイオードD₂₀〜D₂₂及びD₂₃〜D₂₅は、
バーチカル型npnトランジスタをダイオード接続
したものを用い、npnトランジスタQ₃，Q₄のエミ
ツタに設けたダイオードD₂₆〜D₂₈及びD₂₉〜D₃₁
は、それぞれのうち１個をラテラル型pnpトラン
ジスタをダイオード接続したものを用い他の２個
をバーチカル型npnトランジスタをダイオード接
続したものを用いるものである。

これにより、正，負の半サイクルをそれぞれ受
け持つトランジスタ及びダイオード回路は、１個
のラテラル型のトランジスタと３個のバーチカル
型npnトランジスタの組み合せとなり、上記特性
パラメータの相違による歪の低減を図ることがで
きる。

これらのトランジスタ及びダイオードの導電型
の組み合せは、種々変形でき、上記ダイオードを
３個直列に設ける場合にあつては、ラテラル型
pnpトランジスタとバーチカル型npnトランジス
タの数の比を、上述のように１：３とすることの
他、２：２，３：１とすることが考えられる。

一般にバーチカル型npnトランジスタの特性パ
ラメータの方が優れているので、ラテラル型pnp
トランジスタは、必要最小数である１個とするこ
とが望ましい。

第５図は、この発明の他の一実施例回路を示す
回路図である。

前記実施例に示したように、雑音に対する感度
を下げるため、切り換えトランジスタQ₁〜Q₄の
エミツタに直列ダイオードを設けた場合、制御電
圧Ｖ_Cが大きくする必要がある。例えば、同図に
示すように、ダイオードを３個直列にそれぞれ設
けた場合には、1.8V程度の制御電圧Ｖ_Cが必要と
なるものである。

この制御電圧Ｖ_Cにより切り換えトランジスタ
Q₁〜Q₄のうち、一方の組のトランジスタ（Q₁，
Q₄）又は（Q₂，Q₃）が極度の飽和領域に動作点が
おい込まれ、逆方向動作を行なうまでになつてし
まい、歪が大幅に増大する。

そこで、この実施例回路に示すように、上記切
り換えトランジスタQ₁〜Q₄のベースには、トラ
ンジスタQ₅〜Q₈と、それぞれのエミツタに設け
られた定電流回路I₁による低出力インピーダンス
のレベルシフト回路を介して制御電圧Ｖ_C（接地
電位も含む）を供給するものである。

上記レベルシフト回路により、切り換えトラン
ジスタQ₁―Q₄のベース電位を持ち上げることが
できるため、切り換えトランジスタQ₁〜Q₄のベ
ース，コレクタ間が順方向バイアスされることな
く、かつ、ベースインピーダンスを小さくするも
のであるので、入力雑音を小さくでき、雑音の低
減及び逆方向動作防止による歪の増大を防止する
ことができる。

第６図は、モノリシツク半導体集積回路の形態
に適応した、この発明の具体的一実施例を示し、
破線IC内の回路素子はすべてシリコン・チツプ
内に形成され、特にnpnトランジスタとpnpトラ
ンジスタとは周知のバーチカル構造とラテラル構
造によつて形成されている。

演算増幅回路１は、差動対トランジスタQ₁₀，
Q₁₁、定電流トランジスタQ₁₂、電流ミラートラ
ンジスタQ₁₃，Q₁₄、ダーリントン接続トランジ
スタQ₁₅，Q₁₆、定電流トランジスタQ₁₇、抵抗R₁
により構成される。

定電流トランジスタQ₁₂，Q₁₇のベースは、定
電圧及び定電流レギユレータ４により発生された
バイアス電圧によつて制御されるものである。

レギユレータ４は、特に限定されないがトラン
ジスタQ₁₈〜Q₂₇、抵抗R₂，R₃によつて構成さ
れ、集積回路内の種々のバイアス電圧及びバイア
ス電流を調整する。

トランジスタQ₁₀のベースは、演算増幅回路１
の反転入力端子（−）として、抵抗R₁₀₀を介して
入力端子Ｔ_INに接続される。トランジスタQ₁₁
のベースは、演算増幅回路１の非反転入力端子
（ｔ）として、端子を介して供給される接地電
位ラインに接続される。定電流トランジスタQ₁₇
は、そのコレクタに定電流を流すので、抵抗R₁
の両端には電圧レベルの異なつた二つの同相信号
Ｖ_T1，Ｖ_T3が発生され、この二つの同相信号電圧
Ｖ_T1，Ｖ_T3は、利得制御を行なう電流切換回路
VCAの回路接続点T₁，T₃に伝達される。

この電流切換回路は、切り換えトランジスタ
Q₁〜Q₄と、それぞれのエミツタに直列接続ダイ
オードQ₂₉〜Q₃₁，Q₃₂〜Q₃₅，Q₃₆〜Q₃₇，Q₃₈〜
Q₄₀が接続する。この直列接続ダイオードの交流
抵抗は、４つの切り換えトランジスタQ₁〜Q₄の
ベースに発生する雑音電圧に対する電圧利得を低
減するので、雑音の低減を図ることができる。

上記切り換えトランジスタと直列ダイオードか
ら構成された各グループは、３個のnpnトランジ
スタと、１個のpnpトランジスタを含んでいるの
で、集積回路内のnpnトランジスタとpnpトラン
ジスタの特性パラメータの不一致に無関係に各グ
ループの順方向電圧―電流特性の良好なマツチン
グを得ることができ、歪率の低減を図ることがで
きる。

また、上記トランジスタQ₂，Q₄のベース、及
びトランジスタQ₁，Q₃のベースは、制御電圧Ｖ_C
が印加される回路接続点T₄，T₂に直接接続する
のではなく、レベルシフト用のトランジスタQ₄₁
〜Q₄₈を設けるものである。

このレベルシフト用のトランジスタを設けるこ
とにより、トランジスタQ₁〜Q₄の逆方向動作を
防止し、利得制御部の最大利得と最小利得におけ
る制御電圧幅を大きくすることができる。

そして、これらのレベルシフト用のトランジス
タQ₄₁〜Q₄₈には、定電流トランジスタQ₄₉〜Q₅₂
から電流を供給して、比較的大きな定電流（約50
μＡ）を流すことにより、トランジスタQ₁〜Q₄
のベースインピーダンスを小さくし、ベースに発
生する雑音の低減を図るものである。

なお、この実施例回路では、制御電圧Ｖ_Cを抵
抗回路網R₄〜R₇を介してレベルシフト素子とし
てのトランジスタQ₄₂，Q₄₈の両ベースに供給す
るものである。

この実施例回路において、出力は演算増幅回路
を用いた電流電圧変換回路を用いて形成するもの
であつてもよい。また、演算増幅回路１、及び電
圧及び電流レギユレータ回路４は、種々変形でき
るものである。

【図面の簡単な説明】

第１図は、公知の電圧制御可変利得回路の一例
を示す回路図、第２図乃至第６図は、それぞれこ
の発明の一実施例を示す回路図である。 １…演算増幅回路、２，３…電池、４…レギユ
レータ。

Claims (1)

1. 【特許請求の範囲】 １ 反転入力端子、非反転入力端子、出力端子を
   有する演算増幅回路と、pnpトランジスタで構成
   された第１、第２のトランジスタと、npnトラン
   ジスタで構成された第３、第４のトランジスタと
   を具備し、上記演算増幅回路の上記非反転入力端
   子を基準電位点に接続し、上記演算増幅回路の上
   記反転入力端子を信号入力端子に接続するととも
   に上記第１のトランジスタのコレクタと上記第４
   のトランジスタのコレクタとに接続し、上記演算
   増幅回路の出力端子を上記第１と第２のトランジ
   スタのエミツタと上記第３と第４のトランジスタ
   のエミツタとに接続し、上記第１と第３のトラン
   ジスタのベースと上記第２と第４のトランジスタ
   のベースとの間に制御電圧を印加し、上記第２と
   第３のトランジスタのコレクタから出力電流を得
   るようにした電圧制御可変利得回路において、上
   記第１、第２、第３及び第４のトランジスタのエ
   ミツタにそれぞれｎ個の順方向ダイオードを設け
   たことを特徴とする電圧制御可変利得回路。 ２ 上記第１、第２、第３及び第４のトランジス
   タのエミツタにそれぞれ設けられたダイオードの
   導電型は、上記第１、第２、第３及び第４のトラ
   ンジスタを含んだ導電型の組み合せが対称となる
   ように設定したことを特徴とする特許請求の範囲
   第１項記載の電圧制御可変利得回路。 ３ 上記制御電圧はレベルシフト回路を介して上
   記第１、第２、第３及び第４のトランジスタのベ
   ースに供給されることを特徴とする特許請求の範
   囲第２項記載の電圧制御可変利得回路。