JPS6217840A - Microprogram control system based upon attribution flag - Google Patents
Microprogram control system based upon attribution flagInfo
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- JPS6217840A JPS6217840A JP15743485A JP15743485A JPS6217840A JP S6217840 A JPS6217840 A JP S6217840A JP 15743485 A JP15743485 A JP 15743485A JP 15743485 A JP15743485 A JP 15743485A JP S6217840 A JPS6217840 A JP S6217840A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
データ処理装置のマイクロプログラム制御方式であって
、マイクロ命令に設けられた属性を示すフラグを認識し
て実行中の命令と係合しないよう次の命令の実行タイミ
ングを制御し、マイクロプログラムの実行処理時間を短
縮する。[Detailed Description of the Invention] [Summary] A microprogram control method for a data processing device that recognizes flags indicating attributes provided in microinstructions and executes the next instruction so as not to interfere with the currently executing instruction. Control timing and shorten microprogram execution processing time.
本発明はデータ処理装置のマイクロプログラム制御方式
に係り、特に属性を示すフラグを設けたマイクロプログ
ラムの制御方式に関するものである。The present invention relates to a microprogram control method for a data processing device, and more particularly to a microprogram control method provided with a flag indicating an attribute.
データ処理装置にマイクロプログラムで制御する分野が
拡大され、その処理機能向上に貢献するところ大である
。The field of controlling data processing devices with microprograms has expanded, and this will greatly contribute to improving their processing capabilities.
しかしながら、マイクロプログラムはデータ処理の要素
的命令列であって、その要素命令の処理に要する時間に
よって、データ処理装置全体の処理時間を左右すること
になるため、マイクロプログラム制御装置が行うマイク
ロプログラムの処理時間の短縮を可能にする方式が、常
に追求されてきた。However, a microprogram is a sequence of elementary instructions for data processing, and the time required to process the elementary instructions will affect the processing time of the entire data processing device. Methods that make it possible to reduce processing time have always been sought.
第3図はマイクロプログラム制御方式の従来例の図であ
って、
第4図はそのタイムチャート図である。FIG. 3 is a diagram of a conventional example of a microprogram control system, and FIG. 4 is a time chart thereof.
本発明の理解を容易にするために、ハソファス!・レー
ジ(BS)]をもつデータ処理装置におけるパンファス
トレージ1のデータ転送処理を例として説明する。To facilitate understanding of the invention, Hathofas!・Data transfer processing of the pamphlet storage 1 in a data processing device having a storage (BS)] will be explained as an example.
演算回路2の演算に際して、演算に使用するデータはバ
ッファストレージ1から演算回路2のワークレジスタ2
1に転送される。When the arithmetic circuit 2 performs an operation, the data used for the operation is transferred from the buffer storage 1 to the work register 2 of the arithmetic circuit 2.
Transferred to 1.
しかしながら、所要のデータがバッファストレージIに
格納されていないと、メインス(・レージ(MS)3か
らバッファストレージ1にデータを転送して使用するこ
とになる。However, if the required data is not stored in the buffer storage I, the data will be transferred from the main storage (MS) 3 to the buffer storage 1 for use.
以下、タイムチャートを使用して時系列的にその命令の
実行過程を説明する。Hereinafter, the execution process of the instruction will be explained in chronological order using a time chart.
マイクロ命令が格納されたコントロールストレージ4か
ら命令レジスタ5に読み出され、その命令が前記のバソ
ファス1〜レージ転送命令とすると、マス、ハッファス
)・レージ1とメインストレージ3間のデータのアクセ
スを制御するBS/MS制御回路6によって、バッファ
ストレージ1に格納された所要のデータをワークレジス
タ21に転送する命令、即ち、パソファスI・レージフ
エ・ノチ命令(BSF)が実行される。A microinstruction is read out from the control storage 4 in which the microinstruction is stored to the instruction register 5, and if that instruction is the above-mentioned bus path 1 to storage transfer instruction, then it controls data access between the storage 1 and the main storage 3. The BS/MS control circuit 6 executes an instruction to transfer required data stored in the buffer storage 1 to the work register 21, that is, a pass path instruction (BSF).
しかしながら、ハソファス1へレージ1に所要のデータ
が格納されていない場合、即ち、BSミスの場合、次い
でメインスI・レージ3がアクセスされ、バッファスト
レージデータハス(BSDB)7を介してバッファスト
レージ1に転送されるとともに、ワークレジスタ21に
転送される。However, if the required data is not stored in the storage 1 to the main storage 1, that is, in the case of a BS miss, then the main storage 3 is accessed, and the data is stored in the buffer storage 1 via the buffer storage data storage (BSDB) 7. At the same time, it is transferred to the work register 21.
メインス]・レージ3から読み出されるデータA。data A read from storage 3.
B、 C,Dとし、例えば1データ8ハイド計32パイ
1〜とする。B, C, and D, for example, 1 data 8 Hyde total 32 pies 1 ~.
1クロツクサイクルごとに8バイトデータが順次バソフ
ァスI・レージ1に転送される。Eight bytes of data are sequentially transferred to bus bus I storage 1 every clock cycle.
しかしながら、」二記の演算にはデータAだけが必要で
あるとすると、ワークレジスタ21には次の第5クロツ
クサイクルでそのデータAが転送される。However, assuming that only data A is required for the operation in item 2, data A is transferred to the work register 21 in the next fifth clock cycle.
そして、BSDB7を介しての移送の終わる第8クロツ
クサイクルで演算命令(ALU命令)が演算回路6で実
行され、その結果A゛なるデータがワークレジスタ21
に格納される。Then, in the eighth clock cycle when the transfer via the BSDB 7 ends, the arithmetic instruction (ALU instruction) is executed in the arithmetic circuit 6, and as a result, data A' is transferred to the work register 22.
is stored in
この従来の方式では所要のデータがワークレジスタに転
送されたにも係わらず次の演算命令が実行できないでい
る。In this conventional method, even though the required data has been transferred to the work register, the next arithmetic instruction cannot be executed.
BSDBはデータA、B、C,Dを転送し終わるまでビ
ジー状態であるので、その間BSDBを使用すれば、エ
ラーとなる。Since BSDB is in a busy state until data A, B, C, and D are transferred, an error will occur if BSDB is used during that time.
一方、次の命令の属性が分からない、即ち、この例では
BSDBを使用するか否か分からないために、次の命令
は実行中の命令が完結するまで実行することができない
。On the other hand, since the attributes of the next instruction are not known, that is, whether or not BSDB will be used in this example, the next instruction cannot be executed until the currently executed instruction is completed.
本発明はこのような点に鑑みて創作されたものであって
、命令の属性を示すフラグを設け、かつこれを認識する
回路を付設する簡易な構成で、マイクロプログラムの実
行時間の短縮できる方式を堤供することを目的としてい
る。The present invention was created in view of these points, and is a method that can shorten the execution time of a microprogram with a simple configuration in which a flag indicating the attribute of an instruction is provided and a circuit for recognizing the flag is provided. The purpose is to provide.
マイクロ命令にはその属性を示すフラグを所定のフィー
ルドに設け、マイクロプログラム制御装置には実行中の
マイクロ命令の次に実行する命令の属性を認識するフラ
グ認識回路8と命令の実行タイミングを制御する命令制
御回路9とを設け、次に実行するマイクロ命令が実行中
のマイクロ命令と利用する装置機能の時間的保合の有無
を認識し、その恐れのないマイクロ命令であれば実行中
の命令の完結を待たず次の命令を実行する。A flag indicating the attribute of the microinstruction is provided in a predetermined field, and the microprogram control device includes a flag recognition circuit 8 that recognizes the attribute of the instruction to be executed next to the microinstruction being executed and controls the execution timing of the instruction. An instruction control circuit 9 is provided to recognize whether or not the microinstruction to be executed next has temporal consistency between the microinstruction being executed and the device functions to be used, and if there is no possibility of such a microinstruction being executed, the Executes the next command without waiting for completion.
〔作用〕
マイクロ命令の所定のビットをその命令の命令の特性を
表すビット、即ち属性フラグとして設定する。[Operation] A predetermined bit of a microinstruction is set as a bit representing the characteristics of the instruction, that is, an attribute flag.
上記の演算命令実行の例では、マイクロプログラムの所
定のビットを予め属性フラグと定め、そのフラグに「バ
ッファストレージへのアクセスを伴う」と云う意味をも
たせる。In the above example of execution of arithmetic instructions, a predetermined bit of the microprogram is set as an attribute flag in advance, and the flag is given the meaning of "accompanied by access to buffer storage."
即ち、バッファストレージ1へのアクセスを伴う命令の
所定の属性フラグは「1」とし、そうでない命令の属性
フラグはrOJとする。That is, the predetermined attribute flag of an instruction that involves access to the buffer storage 1 is set to "1", and the attribute flag of an instruction that does not is set to rOJ.
そして、その命令の処理を行うと、実行中の命令の次の
命令をフラグ認識回路8で「0」と認識した場合は、そ
の命令の所要のデータAを転送し終わったタイミングで
実行するよう命令制御回路9が制御する。Then, when processing that instruction, if the flag recognition circuit 8 recognizes the instruction next to the instruction being executed as "0", it will be executed at the timing when the required data A of that instruction has been transferred. The command control circuit 9 controls.
また、フラグ認識回路8で「1」が認識された場合には
、次の命令は実行中の命令と処理が係合するBSDB7
の使用が終わってから実行される。Further, when the flag recognition circuit 8 recognizes "1", the next instruction is executed by the BSDB 7 whose processing is engaged with the instruction being executed.
It is executed after the use of .
以下、図面を参照して本発明の実施例を詳細に説明する
。Embodiments of the present invention will be described in detail below with reference to the drawings.
第1図は本発明の一実施例の図、 第2図は第1図のタイムチャート図を示す。FIG. 1 is a diagram of an embodiment of the present invention; FIG. 2 shows a time chart diagram of FIG.
なお、全図を通じて同一符号は同一対象物を示す。Note that the same reference numerals indicate the same objects throughout the figures.
8は命令レジスタ5に格納されたマイクロプログラムの
所定のフィールドの属性フラグの認識を行うフラグ認識
回路である。Reference numeral 8 denotes a flag recognition circuit that recognizes attribute flags of predetermined fields of the microprogram stored in the instruction register 5.
9は命令制御回路であって、命令レジスタ5に格納され
た次のマイクロ命令の実行タイミングをフラグ認識回路
8の認識出力信号によって制御する。An instruction control circuit 9 controls the execution timing of the next microinstruction stored in the instruction register 5 based on the recognition output signal of the flag recognition circuit 8.
本実施例を上記した従来例と同様に、バンファストレ〜
ジ転送処理について説明する。This embodiment is similar to the conventional example described above.
The image transfer process will be explained below.
コントロールストレージ4から読み出されたマイクロ命
令、B S F (1)命令(括弧付数字はその命令の
属性フラグの信号を表す)はまず命令レジスタ5に読み
出されて実行され、次の命令が読み出される。The microinstruction B S F (1) instruction (the number in parentheses represents the attribute flag signal of that instruction) read out from the control storage 4 is first read out to the instruction register 5 and executed, and then the next instruction is executed. Read out.
読み出された次の命令、演算命令A L U (0)の
属性フラグはフラグ認識回路8で認識が行われ、「0」
である演算命令の場合はワークレジスタ21にデータA
が移送された時点の第5クロツクサイクルで実行され、
その実行結果データA゛がワークレジスタ21に第6ク
ロソクサイクルで格納される。The attribute flag of the read next instruction, the arithmetic instruction ALU (0), is recognized by the flag recognition circuit 8 and set to "0".
In the case of an arithmetic instruction, data A is stored in the work register 21.
is executed in the fifth clock cycle when the
The execution result data A' is stored in the work register 21 in the sixth cross cycle.
即ち、A L IJ (0)命令は第6クロツクサイク
ルで完結し、B S F (1)命令はデータDを転送
して第7クロツクサイクルで完結する。That is, the A LIJ (0) instruction is completed in the sixth clock cycle, and the B SF (1) instruction is completed in the seventh clock cycle after transferring data D.
この第2図と従来例の第4図のタイムチャートとを比較
すると、ALU命令完結は前者第6クロツタサイクルに
対して、後者は第9クロツクサイクルで、3クロツクサ
イクルの時間短縮ができたこと番こなる。Comparing this figure 2 with the time chart of figure 4 of the conventional example, the ALU instruction is completed in the 6th clock cycle in the former case, but in the 9th clock cycle in the latter case, resulting in a time reduction of 3 clock cycles. I'll take a look at what I've done.
また、BSDB7で係合するワークレジスタ21からバ
ッファレジスターへアクセスする命令、バッファストレ
ージストア命令B S ’S (1)が次の命令として
命令レジスタ5に格納されていると、そ ゛のB S
S (1)命令はデータDの転送が終わった第8クロ
ツクサイクルで実行されることになる。Furthermore, if the buffer storage store instruction B S'S (1), which is an instruction to access the buffer register from the work register 21 engaged in the BSDB 7, is stored in the instruction register 5 as the next instruction, that B S
The S (1) instruction will be executed in the 8th clock cycle after the transfer of data D is completed.
以上、属性フラグを1ビツトとしてバッファレジスタ転
送処理を説明したが、複数ビットとして、更に処理時間
を短縮する回路構築も可能である。Although the buffer register transfer process has been described above using one bit as the attribute flag, it is also possible to construct a circuit using multiple bits to further shorten the processing time.
以上述べてきたように、本発明によれば、マイクロプロ
グラム制御方式の命令を処理する時間を短縮することが
でき、実用的には極めて有用である。As described above, according to the present invention, it is possible to shorten the time for processing instructions of a microprogram control system, and this invention is extremely useful in practice.
第1図は本発明の属性フラグによるマイクロプログラム
制御方式の実施例の図、
第2図は第1図の実施例のタイムチャート図、第3図は
従来例の図、
第4図iよ第3図の従来例のタイムチャート図、である
。
図において、
8はフラグ認識回路、Fig. 1 is a diagram of an embodiment of the microprogram control method using attribute flags of the present invention, Fig. 2 is a time chart diagram of the embodiment of Fig. 1, Fig. 3 is a diagram of a conventional example, and Fig. 4 FIG. 3 is a time chart diagram of the conventional example shown in FIG. 3; In the figure, 8 is a flag recognition circuit;
Claims (1)
設け、前記マイクロ命令を実行するマイクロプログラム
制御装置に、 前記フラグを認識するフラグ認識回路(8)と、該フラ
グ認識回路(8)の認識出力によって、前記マイクロ命
令の実行タイミングを制御する命令制御回路(9)とを
設け、 実行中の前記マイクロ命令の次の前記マイクロ命令のフ
ラグを認識して、次の前記マイクロ命令の実行タイミン
グを制御することを特徴とする属性フラグによるマイク
ロプログラム制御方式。[Scope of Claims] A microprogram control device that provides a flag indicating an attribute in a predetermined field of a microinstruction and executes the microinstruction includes a flag recognition circuit (8) that recognizes the flag, and a flag recognition circuit (8) that recognizes the flag. An instruction control circuit (9) is provided which controls the execution timing of the microinstruction based on the recognition output of step 8), and recognizes the flag of the microinstruction next to the microinstruction being executed, and executes the next microinstruction. A microprogram control method using attribute flags, which is characterized by controlling the execution timing of.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15743485A JPS6217840A (en) | 1985-07-16 | 1985-07-16 | Microprogram control system based upon attribution flag |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15743485A JPS6217840A (en) | 1985-07-16 | 1985-07-16 | Microprogram control system based upon attribution flag |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6217840A true JPS6217840A (en) | 1987-01-26 |
Family
ID=15649560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15743485A Pending JPS6217840A (en) | 1985-07-16 | 1985-07-16 | Microprogram control system based upon attribution flag |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6217840A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03243537A (en) * | 1990-02-22 | 1991-10-30 | Koufu Nippon Denki Kk | Rolling out device for paper sheet and the like |
JPH0542253U (en) * | 1991-11-15 | 1993-06-08 | 富士通機電株式会社 | Feeding medium pressurizing mechanism |
-
1985
- 1985-07-16 JP JP15743485A patent/JPS6217840A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03243537A (en) * | 1990-02-22 | 1991-10-30 | Koufu Nippon Denki Kk | Rolling out device for paper sheet and the like |
JPH0542253U (en) * | 1991-11-15 | 1993-06-08 | 富士通機電株式会社 | Feeding medium pressurizing mechanism |
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