JPS62171164A - Field-effect transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は電界効果トランジスタに関し、さらに詳細に
いえば、ｒｃ、ＬＳＩの構成要素であるトランジスタと
して特に好適ＩＩ−使用される電界効果トランジスタに
関する。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a field effect transistor, and more particularly, to a field effect transistor particularly preferably used as a transistor that is a component of an RC or LSI.
〈従来の技術〉
ＩＣ１ＬＳＩに用いられる電界効果トランジスタ（以下
、ＦＥＴと略称する）としては、金属−半導体接合型Ｆ
ＥＴ （以下、Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ と略称する
〕、金属−絶縁物一半導体接合型ＦＥＴ（以下、Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ と略称する）、およびｐｎ接合型
ＦＥＴ （以下、ＪＦＥＴ と略称する）が一般的に使
用されている。そして、例えばＪ、Ａ、Ｈｉｇｇｉｎｓ
。<Prior art> As a field effect transistor (hereinafter abbreviated as FET) used in IC1LSI, a metal-semiconductor junction type FET is used.
ET (hereinafter abbreviated as MESFET), metal-insulator-semiconductor junction FET (hereinafter referred to as MI
SFET) and pn junction FET (hereinafter abbreviated as JFET) are commonly used. and, for example, J. A. Higgins.
.
ＩＥＥＥ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ−２５，
Ｎｏ、６（１９７８）５８７；Ｅ、Ｙａｍａｇｕｃｈｉ
、 Ｊ、Ｊ 、Ａ、Ｐ、２３（１） （１９８４）Ｌ
、４９；（、Ｙ、Ｃｈｅｎ、Ａｐｐｌ、Ｐｈｙｓ、Ｌｅ
ｔｔ、４Ｑ（５） （１９８２）４０１等において、こ
れらの電界効果トランジスタが詳細に説明されている。IEEE, Electron Devices-25,
No. 6 (1978) 587; E. Yamaguchi
, J, J, A, P, 23(1) (1984) L
,49;(,Y,Chen,Appl,Phys,Le
tt, 4Q(5) (1982) 401, etc., these field effect transistors are explained in detail.
さらに詳細に説明すると、■従来のＭ Ｅ Ｓ Ｆ Ｅ
Ｔにおいては、例えば第４図に示す構成が採用されて
いる。このＭ Ｅ Ｓ Ｆ Ｅ Ｔは、半絶縁性基板（
１１１上にエピタキシャル成長により動作層Ｏ２が形成
され、動作層Ｑｚ上にソース電極馳、ドレイン電極（Ｉ
Ｃ）として用いられるオーミンク接合電極が形成されて
いるとともに、ゲート電極（Ｉ滲として用いられるショ
ットキ接合電極が形成されている。To explain in more detail, ■Conventional M E S F E
In T, for example, the configuration shown in FIG. 4 is adopted. This MESFET is a semi-insulating substrate (
An active layer O2 is formed on the active layer Qz by epitaxial growth, and a source electrode and a drain electrode (I) are formed on the active layer Qz.
An Ohmink junction electrode used as the gate electrode (C) is formed, and a Schottky junction electrode used as the gate electrode (I) is formed.
■また、従来のＭＩＳＦＥＴにおいては、第５図に示す
構成が採用されている。このＭＩＳＦＥＴは、半絶縁性
基板１２ｕ上にエピタキシャル成長に上り動作層（２′
ｌＪが形成さ、′８．、動作層の上にソース電極（５）
、ドレイン電極がとして用いられるオーミック接合電極
が形成されているとともに、絶縁物層のを介在させて、
ゲート電極０４）が形成されている。(2) Furthermore, in the conventional MISFET, the configuration shown in FIG. 5 is adopted. This MISFET is formed by epitaxial growth on a semi-insulating substrate 12u and an active layer (2'
lJ is formed, '8. , source electrode (5) on top of the active layer
, an ohmic contact electrode used as a drain electrode is formed, and an insulating layer is interposed,
A gate electrode 04) is formed.
■さらに、従来のＪＦＥＴにおいては、第６図に示す構
成が採用されている。このＪＦＥＴは、半絶縁性基板Ｃ
３１）上にエピタキシャル成長によりｎ型半導体からな
る動作層■が形成され、動作層■の上にソース電極（至
）、ドレイン電極（至）として用いられるオーミック接
合電極が形成されているとともに、動作層■と同じ組成
のｐ＋半半導体層上介在させて、ゲート電極（至）が形
成されている。(2) Furthermore, in the conventional JFET, the configuration shown in FIG. 6 is adopted. This JFET has a semi-insulating substrate C
31) An active layer ■ made of an n-type semiconductor is formed by epitaxial growth on the active layer ■, and ohmic junction electrodes used as a source electrode (to) and a drain electrode (to) are formed on the active layer ■. A gate electrode (to) is formed interposed on the p+ semi-semiconductor layer having the same composition as in (2).
〈発明が解決しようとする問題点〉
上記のＭＥＳＦＥＴにふ・いては、動作層Ｏ２とゲート
電極（１４）とをショットキ接合させる必要があるので
、動作層（１りとして使用可能な半導体材料の選択の余
地が著しく狭いという問題がある。<Problems to be Solved by the Invention> In the above MESFET, it is necessary to form a Schottky junction between the active layer O2 and the gate electrode (14), so the active layer (made of a semiconductor material that can be used as one) is The problem is that the room for choice is extremely limited.
例えば、化合物半導体を用いて動作層を形成することを
考えた場合、実際に作製されているＭＥＳＦＥＴの動作
層（１２）はＧａＡｓで形成されているのが殆どであり
、高電界印加状態においてＧａＡｓよりも電子移動度が
高いＩｎＰを用いて動作層を形成した良好な特性のＭＥ
Ｓ Ｆ ＥＴは、ゲート電極金属として使用されるＡ
Ｉ、Ａｕ等との間でのショットキ接合の形成が困難であ
ることから、未だ実現されていない。For example, when considering forming an active layer using a compound semiconductor, most of the active layers (12) of MESFETs that are actually manufactured are formed of GaAs, and when a high electric field is applied, GaAs ME with good characteristics in which the active layer is formed using InP, which has higher electron mobility than
SFET uses A as the gate electrode metal.
Since it is difficult to form a Schottky junction with I, Au, etc., it has not been realized yet.
また、上記のＭＩＳＦＥＴにおいては、ゲート電極はと
動作層■との間に、動作層■とは全く異質な結晶構造を
有する絶縁物層のを介在させた構成であるから、動作層
乃と絶縁物層のとの間に多くの準位が発生し、ＦＥＴ特
性を劣化させているという問題がある。In addition, in the above MISFET, since the gate electrode has a structure in which an insulating layer having a crystal structure completely different from that of the active layer (2) is interposed between the gate electrode and the active layer (2), the gate electrode is insulated from the active layer (2). There is a problem in that many levels are generated between the physical layers and the FET characteristics are deteriorated.
さらに、上記のＪＦＥＴにおいては、ｎ型半導体からな
る動作層■とゲート電極（至）との間にｐ型不純物をド
ーピングし、或は選択拡散することにより形成されたｐ
＋半半導体層上介在させた構成であるから、ｐ型不純物
が固相内拡数を行ない、動作層厚の制御性を悪くすると
いう問題がある。Furthermore, in the above-mentioned JFET, a p-type impurity is formed by doping or selectively diffusing p-type impurities between the active layer (1) made of an n-type semiconductor and the gate electrode (to).
Since the structure is such that the p-type impurity is interposed on the semi-semiconductor layer, there is a problem that the p-type impurity expands in the solid phase, impairing the controllability of the active layer thickness.
さらには、作製プロセス上の観点からみると、絶縁物層
、またはｐ士卒導体層を形成する場合には、ソース電極
、ドレイン電極と動作層とのオーミック接合を形成する
ために、ソース電極、ドレイン電極と動作層との間に介
在する絶縁物層、ｐ＋＋導体層を選択的に除去する必要
があり、作製工程が複雑化するという問題がある。Furthermore, from the viewpoint of the manufacturing process, when forming an insulator layer or a p.p. conductor layer, it is necessary to There is a problem in that it is necessary to selectively remove the insulating layer and the p++ conductor layer interposed between the electrode and the active layer, which complicates the manufacturing process.
〈発明の目的〉
この発明は、上記の問題点に鑑みて成されたものであり
、作製工程を簡素化でき、しかも優れた特性を発揮でき
る電界効果トランジスタを提供することを目的としてい
る。<Objective of the Invention> The present invention has been made in view of the above-mentioned problems, and an object thereof is to provide a field effect transistor that can simplify the manufacturing process and exhibit excellent characteristics.
く問題点を解決するための手段〉
上記の目的を達成するための、この発明の電界効果トラ
ンジスタは、ＩｎＰ動作層と、ＧａＡｓ半導体層と、ジ
ョツキゲート電極とから構成されており、上記動作層は
、半絶縁性半導体基板上にエピタキシャル成長により形
成されたものであり、上記半導体層は、動作層上に、エ
ピタキシャル成長により、形成されたものであって、動
作層とは格子定数のみが異なり、結晶構造はともに閃亜
鉛鉱型の結晶構造を有するものであり、格子不整転位が
発生し始める臨界層厚以下の層厚に形成されている。Means for Solving Problems> To achieve the above object, a field effect transistor of the present invention is composed of an InP active layer, a GaAs semiconductor layer, and a jack gate electrode, and the active layer has the following features: , is formed by epitaxial growth on a semi-insulating semiconductor substrate, and the semiconductor layer is formed by epitaxial growth on the active layer, and differs from the active layer only in lattice constant, and has a crystal structure. Both have a zincblende crystal structure and are formed at a layer thickness below the critical layer thickness at which lattice misalignment dislocations begin to occur.
く作用〉
上記の構成の電界効果トランジスタであれば、ＩｎＰ化
合物半導体を動作層として用いているにもかかわらず、
動作層上の超薄膜ＧａＡｓ化合物半導体層とゲート電極
との間で良好なショットキ接合を形成し、良好なＦＥＴ
特性を発揮することができる。Effect> In the field effect transistor with the above configuration, although an InP compound semiconductor is used as the active layer,
A good Schottky junction is formed between the ultra-thin GaAs compound semiconductor layer on the active layer and the gate electrode, resulting in a good FET.
can demonstrate its characteristics.
〈実施例〉 以下、実施例を、添付図面を用いて詳細に説明する。<Example> Hereinafter, embodiments will be described in detail using the accompanying drawings.
第１図はこの発明の電界効果トランジスタの一実施例を
示す縦断面図であり、半絶縁性半導体基板（１）上に動
作層（２）を形成し、動作層（２）上に半導体層（３）
を形成し、さらに半導体層（３）上にショットキゲート
電極（４）を形成しているとともに、ショットキゲート
電極（４）から離隔させてソース電極（５）、およびド
レイン電極（６）を形成している。FIG. 1 is a longitudinal sectional view showing an embodiment of a field effect transistor of the present invention, in which an active layer (2) is formed on a semi-insulating semiconductor substrate (1), and a semiconductor layer is formed on the active layer (2). (3)
Further, a Schottky gate electrode (4) is formed on the semiconductor layer (3), and a source electrode (5) and a drain electrode (6) are formed spaced apart from the Schottky gate electrode (4). ing.
さらに詳細に説明すると、上記半絶縁性半導体基板（１
）は、ＩｎＰにＦｅをドープしたものであり、上記動作
層（２）は、Ｓｉをドープしてキャリア密度を約２Ｘ１
０１７ａｎ−３としたＩｎＰをエピタキシャル成長によ
り約０．２μｍの層厚に形成したものであり、上記半導
体層（３）は、ＧａＡｓをエピタキシャル成長により約
４０Ｘの層厚に形成したものであり、上記ショットキゲ
ート電極（４）は、Ａｎ金属で構成されたものであり、
上記ソース電極（５）、およびドレイン電極（６）は、
ＡｎＧｅＮｉ合金で構成されたものである。To explain in more detail, the semi-insulating semiconductor substrate (1
) is InP doped with Fe, and the active layer (2) is doped with Si to increase the carrier density to approximately 2X1.
The semiconductor layer (3) is formed by epitaxially growing InP (017an-3) to a thickness of approximately 0.2 μm, and the semiconductor layer (3) is formed by epitaxially growing GaAs to a thickness of approximately 40×. The electrode (4) is made of An metal,
The source electrode (5) and the drain electrode (6) are
It is made of AnGeNi alloy.
以上の構成とすることにより、ショットキゲート電極（
４）と動作層（２）との間の接合は、電流−電圧特性を
示す第２図に明らかなように、良好なショットキ特性を
示すショットキ接合となる。一方、第３図はＩｎＰ層の
上に直接Ａｌ金属を蒸着した場合の電流−電圧特性を示
したものであり、ショットキ特性を有していないことが
分かる。このことからも明らかなように、動作層（２）
としてのＩｎＰ層の上に直接Ａｌ金属を蒸着するのでは
なく、先ず半導体層（３）としてのＧａＡｓ層を形成し
、その上にショットキゲート電極（４）としてのＡｌ金
属を蒸着する構成とすることにより、ショットキ接合を
得ることができるのである。With the above configuration, the Schottky gate electrode (
4) and the active layer (2) is a Schottky junction exhibiting good Schottky characteristics, as is clear from FIG. 2 showing the current-voltage characteristics. On the other hand, FIG. 3 shows the current-voltage characteristics when Al metal is deposited directly on the InP layer, and it can be seen that there is no Schottky characteristic. As is clear from this, the behavior layer (2)
Rather than directly depositing Al metal on the InP layer as the semiconductor layer, a GaAs layer as the semiconductor layer (3) is first formed, and then Al metal as the Schottky gate electrode (4) is deposited on top of it. This makes it possible to obtain a Schottky junction.
この点についてさらに詳細に説明すると、ＩｎＰ層とＧ
ａＡｓ層とは、ともに結晶構造が閃亜鉛鉱型であり、こ
の点だけをみても、ＭＩＳＦＥＴで問題とされている、
結晶構造が異なる絶縁物層と動作層との界面で発生する
準位の数と比較して有利であるが、これだけではなく、
ＩｎＰ層とＧａＡｓ層との格子不整が約−８，８％と太
きいにも拘わらず、ＧａＡｓ層が臨界層厚である約５０
〜６０Å以下であれば、格子不整に基く転位を導入する
ことなくＧａＡｓ層をエピタキシャル成長させることが
できた。To explain this point in more detail, the InP layer and G
Both aAs layers have a zinc blende crystal structure, and this point alone is a problem in MISFETs.
This is advantageous compared to the number of levels generated at the interface between the insulator layer and the active layer, which have different crystal structures, but it is not limited to this.
Although the lattice mismatch between the InP layer and the GaAs layer is as large as approximately -8.8%, the critical layer thickness of the GaAs layer is approximately 50%.
When the thickness was ˜60 Å or less, a GaAs layer could be epitaxially grown without introducing dislocations based on lattice misalignment.
この結果、従来のＭＩＳＦＥＴと比較してゲート電極部
分における界面準位が著しく少ないＦＥＴを得ることが
できた。また、従来のＪＦＥＴにおい゛て問題となる、
ｐ型不純物の固相内拡数に起因する動作層厚の制御性の
困難さを解消することができた。As a result, it was possible to obtain an FET with significantly fewer interface states in the gate electrode portion than in conventional MISFETs. In addition, there are problems with conventional JFETs.
The difficulty in controlling the active layer thickness caused by the expansion of p-type impurities in the solid phase could be resolved.
さらに、絶縁物層、ｐ＋半導体層を介在させてゲート電
極を形成し、ソース電極、ドレイン電極を形成する場合
に上記絶縁物層、ｐ＋半導体層を選択的に除去する従来
のＦＥＴと比較して、ＧａＡｓ層を除去させることなく
、ソース電極、ドレイン電極を動作層に対してオーミッ
ク接合させることができ、作製工程を簡素化することが
できた。Furthermore, compared to a conventional FET in which a gate electrode is formed with an insulating layer and a p+ semiconductor layer interposed therebetween, the insulating layer and p+ semiconductor layer are selectively removed when forming a source electrode and a drain electrode. , the source electrode and the drain electrode could be ohmically connected to the active layer without removing the GaAs layer, and the manufacturing process could be simplified.
なお、この発明は、上記の実施例に限定されるものでは
なく、例えば、半導体層をＧａＡｓ層とする代わりにＡ
ｌＡｓ層、ＧａＮ層、ＡｌＳｂ層、或はこれらの混晶等
、閃亜鉛鉱型の結晶構造を有するものとすることができ
、さらには、エピタキシャル成長法としても、分子線エ
ピタキシャル成長法、有機金属成長法、気相エピタキシ
ャル成長法、液相エピタキシャル成長法等、数ｉｏＸの
薄膜をエピタキシャル成長させ得るものであればよく、
その他この発明の要旨を変更しない範囲内において種々
の設計変更を施すことが可能である。また、ゲート電極
についても、Ａ召に限るものではなく、Ａｎ／Ｐｔ／Ｔ
ｉ などの８層構造やＷシリサイドなどを用いること
も可能である。Note that the present invention is not limited to the above-mentioned embodiments, and for example, instead of using a GaAs layer as the semiconductor layer, A
It can have a zinc blende crystal structure such as an lAs layer, a GaN layer, an AlSb layer, or a mixed crystal thereof, and can also be used as an epitaxial growth method such as a molecular beam epitaxial growth method or an organometallic growth method. , vapor phase epitaxial growth method, liquid phase epitaxial growth method, etc., which can epitaxially grow a thin film of several ioX, may be used.
Various other design changes can be made without departing from the gist of the invention. Furthermore, the gate electrode is not limited to A, but also An/Pt/T.
It is also possible to use an 8-layer structure such as i or W silicide.
〈発明の効果〉
以上のようにこの発明によると、ＩｎＰ化合物半導体か
ら成る動作層を用いているにもかかわらず、界面準位の
少ない、金属−半導体接合によるショットキゲート電極
を形成することができ、さらには、不純物拡散の制御を
不要とし、作製工程を簡素化することができるという特
有の効果を奏する。<Effects of the Invention> As described above, according to the present invention, a Schottky gate electrode with a metal-semiconductor junction with few interface states can be formed despite using an active layer made of an InP compound semiconductor. Furthermore, it has the unique effect of making it unnecessary to control impurity diffusion and simplifying the manufacturing process.
第１図は、本発明の電界効果トランジスターの一実施例
を示す縦断面図、
第２図は、ＩｎＰ層上にＧａＡｓ層を４０Ｘエピタキシ
ヤル成長させた後、Ａｌ金属を蒸着させた状態における
電流−電圧特性を示す図、
第３図は、ＩｎＰ層上に直接Ａｌ金属を蒸着させた状態
における電流−電圧特性を示す図、第４図は、従来のＭ
ＥＳＦＥＴを示す縦断面図、第５図は、従来のＭＩＳＦ
ＥＴを示す縦断面図、第６図は、従来のＪＦＥＴを示す
縦断面図。
１．１１，２１．３１・・・・・・・・・半絶縁性半導
体装置２．１２，２２．３２・・曲・・動作層３・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・化合物半導体層４．１４，
２４．３４・・・・・・・・・ゲート電極５．１５，２
５．３５・・・・・・・・・ソース電極６．１６，２６
．３６・・・・・・・・・ドレイン電極２３・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・絶縁物層３３・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・ｐ＋半導体層第４図
第５図
第６図FIG. 1 is a vertical cross-sectional view showing one embodiment of the field effect transistor of the present invention. FIG. 2 is a graph showing the current in a state where Al metal is deposited after a GaAs layer is epitaxially grown at 40× on an InP layer. - A diagram showing the voltage characteristics. FIG. 3 is a diagram showing the current-voltage characteristics in a state where Al metal is directly deposited on the InP layer. FIG.
FIG. 5, a vertical cross-sectional view showing the ESFET, is a conventional MISF
FIG. 6 is a vertical cross-sectional view showing a conventional JFET. 1.11, 21.31... Semi-insulating semiconductor device 2.12, 22.32... Curve... Active layer 3...
・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・Compound semiconductor layer 4.14,
24.34...Gate electrode 5.15,2
5.35... Source electrode 6.16, 26
．． 36...Drain electrode 23...
・・・・・・・・・・・・・・・・・・・・・・・・
......Insulator layer 33...
・・・・・・・・・・・・・・・・・・・・・・・・
...p+ semiconductor layer Fig. 4 Fig. 5 Fig. 6
Claims (1)
ＩｎＰ化合物半導体から成る動作層を形成し、動作層上
に、エピタキシャル成長により、ＧａＡｓ化合物半導体
層を、格子不整転位が発生し始める臨界層厚以下の層厚
に形成し、ＧａＡｓ化合物半導体層上にショットキゲー
ト電極を形成したことを特徴とする電界効果トランジス
タ。By epitaxial growth on a semi-insulating semiconductor substrate,
An active layer made of an InP compound semiconductor is formed, a GaAs compound semiconductor layer is formed on the active layer by epitaxial growth to a thickness below the critical layer thickness at which lattice misalignment dislocations begin to occur, and a Schottky layer is formed on the GaAs compound semiconductor layer. A field effect transistor characterized by forming a gate electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013529A JPH0793323B2 (en) | 1986-01-23 | 1986-01-23 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013529A JPH0793323B2 (en) | 1986-01-23 | 1986-01-23 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171164A true JPS62171164A (en) | 1987-07-28 |
| JPH0793323B2 JPH0793323B2 (en) | 1995-10-09 |
Family
ID=11835683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61013529A Expired - Lifetime JPH0793323B2 (en) | 1986-01-23 | 1986-01-23 | Field effect transistor |
Country Status (1)
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1986
- 1986-01-23 JP JP61013529A patent/JPH0793323B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793323B2 (en) | 1995-10-09 |
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