JPS62169257A - Terminal control system - Google Patents
Terminal control systemInfo
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- JPS62169257A JPS62169257A JP1005286A JP1005286A JPS62169257A JP S62169257 A JPS62169257 A JP S62169257A JP 1005286 A JP1005286 A JP 1005286A JP 1005286 A JP1005286 A JP 1005286A JP S62169257 A JPS62169257 A JP S62169257A
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- 238000004891 communication Methods 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 11
- 230000007246 mechanism Effects 0.000 abstract description 15
- 230000004044 response Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ステーション争コンドローラドワークステー
ションよりなるシステムに関し、特に1台以上のワーク
ステーションがステージ。DETAILED DESCRIPTION OF THE INVENTION FIELD OF APPLICATION OF THE INVENTION The present invention relates to systems consisting of station-based controller workstations, and more particularly to systems in which one or more workstations are staged.
ン・コントローラと共用メモリを介して通信をする端末
制御方式に関するものである。This relates to a terminal control method that communicates with a remote controller via a shared memory.
共用メモリを介してプロセッサ間で動作の規定、データ
の受授を行う方式はローカル・プロセッサ方式として周
知である。また、特開昭54−6743号公報には書き
込み/読み出しができる記憶回路を介して処理装置間を
結合する方式が開示されている。一般に入出力制御機構
内のプロセッサの制御とかマルチシステム構成手段に使
用されており通信制御用として複数ワークステーション
の1台以上をメモリ間結合を行うことは開示されていな
い。A method of defining operations and exchanging data between processors via a shared memory is well known as a local processor method. Furthermore, Japanese Patent Application Laid-open No. 54-6743 discloses a system in which processing devices are connected via a memory circuit that can be written to and read from. It is generally used to control a processor in an input/output control mechanism or as a multi-system configuration means, and there is no disclosure of memory coupling of one or more of a plurality of workstations for communication control.
従来の制御方式を第4図および第2図を使用して説明す
る。第4図はステージ、ン・コントローラ1と複数台の
ワークステーション4よりなるシステムを示し、大規模
システムの制御方式として一般に使用されている。ステ
ーション・コントローラ1は処理装置2と通信制御機構
3より構成される。もちろん、ステーション・コントロ
ーラ1にはディスクや磁気テープ等のファイル装置やラ
インプリンタ等の印刷機構が接続される。通信制御機構
3は一般に同軸ケーブルやツイストペア線等の単線9を
介し℃複数台のワークステーション4をシリアル・イン
タフェースによりマルチ・ドロップ式で接続される。通
信制御方式としてはHDLC手段やポーリング・セレク
ション方式により数1oKBPsから数MBPSの転送
速度を持ってAる。ワークステーション4けステーショ
ン・コントローラ内の通信制御機構が1次局となり、そ
の2次局となる通信制a4構5と、キーボード・ディス
プレイ8を制御する入出力制御機構7およびそれらを統
一して制御するプロセッサ6より構成される。第4図に
示すシステムの特長は、ステーションΦコントローラ1
は直接キーボード・ディスプレイを接続しておらず、す
べてのワーク。A conventional control method will be explained using FIGS. 4 and 2. FIG. 4 shows a system comprising a stage controller 1 and a plurality of workstations 4, which is generally used as a control method for large-scale systems. The station controller 1 is composed of a processing device 2 and a communication control mechanism 3. Of course, a file device such as a disk or magnetic tape, and a printing mechanism such as a line printer are connected to the station controller 1. The communication control mechanism 3 is generally connected to a plurality of workstations 4 via a single wire 9 such as a coaxial cable or a twisted pair wire in a multi-drop manner using a serial interface. As a communication control method, HDLC means or a polling/selection method is used to achieve a transfer rate of several 10KBPs to several MBPS. The communication control mechanism in the 4-piece workstation station controller becomes the primary station, and the communication system A4 structure 5, which is the secondary station, and the input/output control mechanism 7 that controls the keyboard and display 8, and these are unified and controlled. It is composed of a processor 6. The features of the system shown in Fig. 4 are that the station Φ controller 1
All work without connecting the keyboard/display directly.
ステージ冒ン4を制御するソフトウェアはすべて共通化
できることである。本方式は大規模システムを構成する
のに適しているが、小規模システムを構成するときはス
テーション・コントローラが必須のためそのハードウェ
ア物量がコスト−オーバヘッドとなる。また、必ずシリ
アル・インタフェースにヨリワークステーションと通信
するため、その応答用のオーバヘッドがあり応答性能が
悪くなって因る。All the software that controls Stage 4 can be made common. Although this method is suitable for constructing a large-scale system, since a station controller is required when constructing a small-scale system, the amount of hardware becomes a cost overhead. Furthermore, since communication with the workstation is always performed via a serial interface, there is an overhead for response, resulting in poor response performance.
一方、第5図にてマスタステージ璽ン10とワークステ
ーション4からなるシステム構成を示す。第4図に比較
し、マスタステージ璽ンのプロセッサ2がキイーボード
拳ディスプレイ8をその制御機構11を介して制御して
おり、1台目の構成はハードウェア物量が少くて実現で
きる利点があるが、キーボードディスプレイヲ制御する
入出力機構は、マスタステーション用の機構11とワー
クステーション用機構7とは別物となり、それを制御す
るソフトウェアも2系統となり、システム構築が複雑化
せざるをえない欠点がある。On the other hand, FIG. 5 shows a system configuration consisting of a master stage 10 and a work station 4. As shown in FIG. Compared to FIG. 4, the processor 2 of the master stage controls the keyboard display 8 via its control mechanism 11, and the first configuration has the advantage of being realized with less hardware. The input/output mechanism that controls the keyboard display is separate from the master station mechanism 11 and the workstation mechanism 7, and the software that controls them is also two systems, which has the disadvantage of complicating the system construction. be.
本発明の目的は、複数のワークステージ、ンを制御する
通信制御機構において、少くとも1台以上のワークステ
ーションとステーション・コントローラが共用メモリを
介して通信することにより、ポーリング争セレクション
による応答遅れ時間を省き性能向上が計れるとともに、
ワークステージ冒ン側の通信制御機構を不要にする端末
制御方式を提供するにある。An object of the present invention is to provide a communication control mechanism for controlling a plurality of work stages, in which at least one workstation and a station controller communicate via a shared memory, thereby reducing response delay due to polling conflict selection. In addition to improving performance by eliminating
To provide a terminal control method that eliminates the need for a communication control mechanism on the side of a work stage.
本発明は、ステーション會コンドローラド独立したプロ
セッサを有する複数のワークステーシヨンより構成され
るシステムにおいて、少くとも1台以上のワークステー
ジ、ンの各プロセッサとステーション・コントローラの
プロセッサがともに読み書き出来る共用メモリを備え、
ステーション・コントローラがワークステーションを制
御する通信制御プログラム中、共用メモリを介して通信
する切口を追加することを特徴としたものである。The present invention provides a system comprising a plurality of workstations having independent processors, each of which has a shared memory that can be read and written by each processor of at least one or more workstages and the processor of a station controller. ,
This system is characterized in that a station controller adds an opportunity for communication via a shared memory to a communication control program for controlling workstations.
第1図に本発明の1実施例を示す。本構成は第4図のシ
ステム構成中、少くとも1台以上のワークステーション
4が共用メモリ13を介してプロセッサ間接続している
。FIG. 1 shows one embodiment of the present invention. In this configuration, at least one workstation 4 is connected to the processors via the shared memory 13 in the system configuration shown in FIG.
本システムの特長は、共用メモリによりプロセッサ2と
プロセッサ6が通信することにより、通信制御機構を不
要とし、物量を減少するとともに、通信制御による時間
的オーバヘッドを省略できることにある。The feature of this system is that the processor 2 and the processor 6 communicate through a shared memory, thereby eliminating the need for a communication control mechanism, reducing the amount of equipment, and eliminating time overhead due to communication control.
第2図は共用メモリ13の役割をより詳しく説明するも
のである。プロセッサ2および6がお互いに起動終結を
連絡しあうステータスΦエリア14およびライトデータ
バッファ・エリア15、リードデータバヴファ・エリア
16により共用メモリが構成されている。FIG. 2 explains the role of the shared memory 13 in more detail. A shared memory is constituted by a status Φ area 14, a write data buffer area 15, and a read data buffer area 16, in which the processors 2 and 6 communicate with each other the completion of startup.
普通は、プロセッサ2がステータス・エリア14を定期
的に読み出し、その内容をチェヴクすることにより、プ
ロセ情す6から伺らかのデータの送受信要求があるかを
知るようにソフトウェアが設計されている。一方、プロ
セッサ6はプロセッサ2にデータを送信または受信した
いときは、ステータス・エリアの特定ビットに、リード
・ライトの要求を示す約束コードを記入スル。プロセッ
サ2とプロセッサ6が共用メモリを使用する手段はテス
ト・アンド・セット命令等マルチシステムを構築する技
術としてよく知られており、本特許を開示するための直
接必な技術ではな込ので言及しない。Normally, the software is designed so that the processor 2 periodically reads the status area 14 and checks its contents, thereby knowing whether there is a request to send or receive data from the processor information 6. . On the other hand, when processor 6 wants to send or receive data to processor 2, it writes a promise code indicating a read/write request in a specific bit of the status area. The means by which processor 2 and processor 6 use shared memory is well known as a technique for constructing a multi-system, such as test-and-set instructions, and is not mentioned here because it is not directly necessary for disclosing this patent. .
第3図は上記した処理の流れを図示したフローチャート
である。メモリ共用で通信するワークステーション以外
は通常の通信制御方式下で制御しており、ソフトウェア
はこのドライバの1部を修正するのみで、他の構造には
影響を及ぼさずにシステム構築が可能である。FIG. 3 is a flowchart illustrating the flow of the above-described processing. All workstations other than workstations that communicate using shared memory are controlled using the normal communication control method, and the software can be constructed by simply modifying a portion of this driver without affecting other structures. .
第1図は本発明の一実施例の構成図、第2図は共用メモ
リの構成図、第6図は本発明の処理の流れ図、第4図は
ステーション・コントローラ方式の構成図、第5図はマ
スタステージ、ン方式の構成図である。
1・・・ステージ冒ン・コントローラ、2・・・プロセ
ッサ、 3・・・通信制御1!I構、4・・・ワーク
ステーション、
5・・・2次局通信制御機構、
8・・・キーボード・ディスプレイ、
9・・・インタフェースケーブル、
10・・・マスタステーション。
代毬△’ff埋士小用肪男
閑 3 口
躬 4図
第 5 コ
OFig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a block diagram of a shared memory, Fig. 6 is a flow chart of processing of the present invention, Fig. 4 is a block diagram of a station controller system, and Fig. 5 is a block diagram of an embodiment of the present invention. is a block diagram of the master stage system. 1... Stage controller, 2... Processor, 3... Communication control 1! I structure, 4... Work station, 5... Secondary station communication control mechanism, 8... Keyboard/display, 9... Interface cable, 10... Master station. Daimari △'ff
Claims (1)
を有する複数のワークステーションより構成されるシス
テムにおいて、少なくとも1台以上のワークステーショ
ンの各プロセッサとステーション・コントローラのプロ
セッサがともに読み書き出来る共用メモリを備え、ステ
ーション・コントローラがワークステーションを制御す
る通信制御プログラム中、共用メモリを介して通信する
切口を追加することを特徴とした端末制御方式。1. In a system consisting of a plurality of workstations each having a station controller and an independent processor, the station controller is equipped with a shared memory that can be read and written by each processor of at least one or more workstations and the processor of the station controller. A terminal control method characterized by adding a means of communicating via shared memory to a communication control program that controls a workstation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1005286A JPS62169257A (en) | 1986-01-22 | 1986-01-22 | Terminal control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1005286A JPS62169257A (en) | 1986-01-22 | 1986-01-22 | Terminal control system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62169257A true JPS62169257A (en) | 1987-07-25 |
Family
ID=11739624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1005286A Pending JPS62169257A (en) | 1986-01-22 | 1986-01-22 | Terminal control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62169257A (en) |
-
1986
- 1986-01-22 JP JP1005286A patent/JPS62169257A/en active Pending
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