JPS62169232A - 信号処理プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は算術論理ユニット（以下、ＡＬＵという）及び
乗算器等を有する信号処理プロセッサに関するものであ
る。

（従来の技術） 一般に、信号処理プロセッサにおいて各種信号処理プロ
グラムの開発を行う場合、同一の演算を複数回繰り返す
処理については、プログラミングを容易にするためにス
トレートラインで記述せず゛にループ処理を行なうこと
が通例となっている。

そして信号処理プロセッサの多くは、プログラム開発に
柔軟な対応ができるように、ループカウンタを複数個備
えるなどして多重ループが構成できるようになっている
。

従来、このような分野の技術としては、■ＴＭＳ３２０
１０　　ディジタル・シグナル拳プロセッサユーザーズ
　マニュアル（１９８５−７，）日本テキサスインスツ
ルメンツａ　式会社Ｐ、２−７．２−８゜３−１８．５
−１２、　■ＭＢ８７１３４汎用ディジタル信号処理用
ＬＳＩユーザー・マニュアル（昭５９−４−１）富士通
株式会社Ｐ、　ｌ　、３５−３６，１０８−１１１に記
載されるものがあった。

これらの文献に記載された信号処理プロセッサは、算術
演算と論理演算を行うＡＬＵ、演算結果を一時的に記憶
するアキュムレータ（Ａ（ｌ（：）、乗算器（ＭＬＴ）
、データを記憶する書込み読出しメモリ（以下、ＲＡＭ
という）、プログラムを記憶する読出し専用メモリ（以
下、ＲＯＭという）、このＲＯＭ内の次に読出すべきプ
ログラム命令の所在を記憶するプログラムカウンタ（ｐ
ｃ）、及びループ制御を行うための複数のループカウン
タ等を備えている。

この種の信号処理プロセッサにおけるループ制御は、文
献■のように、１命令でプログラムシーケンスのループ
制御のみを行う命令形式をとるもので、文献■のように
、１命令の中でプログラムシーケンスのループ制御と、
ある演算を同時に実行できる命令形式をとっているもの
との２種類に分けられる。

（ｉ）文献■の信号処理プロセッサの動作この種の信号
処理プロセッサで、例えば次のようなプログラムを実行
する場合、 ＬＡＲＰ　　ＡＲＯ：ループカウンタ用しジスタ選択Ｌ
ＡＲＫ　ＡＲｏ、５　：カウント値を設定ＬＯＯＰ　Ａ
ＤＤ裏：演算命令 ＢＡＮＺ　ＬＯＯＰ　：ループカウンタ分岐判定（２ワ
ード） ブイクロ命令の構成例は第２図のようになる。ここで、
ｌワード目のＯ〜１５ビットにＥＡＮＺ命令のコードが
割付けられ、２ワード目のＯ〜１１ビットに分岐先アド
レスが割付けられている。

このようなブイクロ命令を実行するには、第３図のフロ
ーチャートで示されるように、ステップｌでループカウ
ンタを選択し、ステップ２でループ回数のデータ設定を
行った後、ステップ３においてＡＬＵや乗算器により加
算あるいは乗算等の演算を行う、ステップ４でループ回
数の判定を行い、設定されたループ回数になれば（＝０
）、ステップ５に進んで次のマイクロ命令が実行される
。

（ｉｉ）文献■の信号処理プロセッサの動作この種の信
号処理プロセッサで、例えば次のようなプログラムを実
行する場合。

ＭＯＶ：ＩＢ￥５．ＣＯ・・・・・・ループカウンタＣ
Ｏに蓼５を設定。

ＪＯＧ：ＭＬＴ￥１２４　、ＧＯ・・・・・・ＧＯ＝０
になるまで乗算を行い、ＣＯ巳０になると、￥１２４が プログラムカウンタに設定 される。

マイクロ命令の構成例は第４図のようになる。ここで、
０〜２３ビツトに、ＪＯＧコード、演算指令。

分岐条件、及びＲＯＭアドレスが割付けられている。

このようなマイクロ命令を実行するには、第５図のフロ
チャートで示されるように、ステップ１０でループカウ
ンタを選択してそれに￥５を設定すると共に、ループ回
数のデータを設定する。次いで、ステップ１１で乗算や
加算等を行うと共に、ループ回数の判定を行う。ループ
回数が設定値になるまではステップ１２へと進み、ルー
プ回数が設定値になると（＝０）、ステップ１３へと進
んでプログラムカウンタに￥１２４が設定される。

（発明が解決しようとする問題点） しかしながら、上記構成の信号処理プロセッサでは次の
ような問題点があった。

文献■の信号処理プロセッサでは、ループ制御と同時に
演算を実行できないため、ループ制御の際に、信号処理
プロセッサの特長である演算部のパイプライン動作が乱
されてしまい、次の演算動作に移る過程で余分なステッ
プを要する。そのため、処理量が多いプログラムに関し
ては、ステップ数の増加が実行時間に大きく影響してく
るという問題があった。

これに対して文献■の信号処理プロセッサでは、前記の
問題点であるステップ数の増加を除去できる反面、■命
令語長の中でループ制御と演算を指示するため、ビット
長に余裕がなくなり、オペレーションフィールドのビッ
ト幅が狭くなる。

そのため、扱うことのできる動作、オペランド等が減少
するという別の問題を生じ、あまり満足できるものでは
なかった。

本発明は前記従来技術が持っていた問題点として、ステ
ップ数の増加の点と、扱うことのできる動作、オペラン
ド等が減少する点について解決した信号処理プロセッサ
を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、算術論理ユニッ
）　（ＡＬＵ）、　乗算器及び複数のループカウンタ等
を有する信号処理プロセッサにおいて、演算命令の実行
時にプログラムシーケンスのループ制御を行う命令形式
により制御される第１のループカウンタと、非演算命令
の実行時にプログラムシーケンスのループ制御を行う命
令形式により制御される第２のループカウンタとを具備
することを特徴とするものである。

（作　用） 本発明によれば、以上のように信号処理プロセッサを構
成したので、多重ループを含むプログラムの実行時にお
いて、演算部の処理が連続する部分に関しては第１のル
ープカウンタを使用でき、非演算部の処理が実行される
郡部に関しては第２のループカウンタを使用できる。ま
た、例えば第１のループカウンタのビット数を第２のル
ープカウンタのビット数よりも大きく設定すれば、演算
部のパイプライン動作を最大限に活用でき、プログラム
実行上、ループ制御に関してスタティック（静的）ステ
ップに対するダイナミック（動的）ステップの増加割合
が必要最低限に抑制される。従って前記問題点を除去で
きるのである。

（実施例） 第１図は本発明の実施例を示す信号処理プロセッサの動
作フローチャート、第６図は該信号処理プロセッサの構
成ブロック図である。

信号処理プロセッサは、第６図に示すように。

内部データバスコントローラ２０で制御される内部デー
タバス２１を有し、この内部データバス２１に演算部、
制御部、記憶部及び入出力部が接続されている。

演算部は、セレクタ３０〜３３、メモリ読出しレジスタ
３４，３５、　アキュムレータ（Ａ（Ｃ：０）３Ｂ、ア
キュームレータ（ＡＣＣＩ）３７、乗算器３８、乗算出
力レジスタ３８、及びＡＬＵ４０　ヲ有１．　テイル。

セレクタ３０は記憶部からの２出力信号のうちの１つを
選択して一方のメモリ読出しレジスタ３４へ与える回路
、セレクタ３１は記憶部からの出力信号または内部デー
タバス２１上の信号のうちの１つを選択して他方のメモ
リ読出しレジスタ３５へ与える回路である。メモリ読出
しレジスタ３４．３５は入力信号を−・時保持してそれ
を所定のタイミングで乗算器３８及びセレクタ３２．３
３へ与える回路である。

乗算器３８は、メモリ読出しレジスタ３４．３５から出
力される乗数および被乗数の乗算を行い、その乗算結果
を乗算出力レジスタ３３を介して内部データバス２１及
びセレクタ３２に与える。アキュムレータ３Ｇ、３７は
演算結果を記憶するレジスタの機能を有し、記憶した演
算結果をセレクタ３３に与える。セレクタ３２はメモリ
読出しレジスタ３４．３５及び乗算出力レジスタ３８か
らの３出力信号のうちの１つを選択してＡＬＵ４０に与
えると共に、セレクタ３２はメモリ読出しレジスタ３５
及びアキュムレータ３８．３７からの２出力信号のうち
の１つを選択して該ＡＬＵ４０に与える。ＡＬＵ４０は
、セレクタ３２．３３からの２出力信号に基づき算術演
算および論理演算を行い、その演算結果をアキュムレー
タ３８．３７及び内部データバス２１に与える回路であ
る。

制御部は、内部データバス２１に接続されたステータス
フラグレジスタ５０．１２ビツトの第１のル−プカウン
タ（ＬＣＯ）５１及び４ビツトの第２のループカウンタ
（ＬＣＩ）５２と、これらのレジスタ５０及びカウンタ
５１，５２からの出力信号を解読して制御信号を生成す
る命令デコーダ争シーケンスコントローラ５３とを有し
ている。

記憶部は、セレクタｆ３０，８１、　メモリ書込みレジ
スタ６２、メモリアドレス制御部６３、データを記憶す
るＲＡＭ８４，８５、及びプログラムを記憶するＲＯＭ
ｌ３Ｂを有している。

セレクタ６０は、内部データバス２１上の信号またはセ
レクタ３０の出力信号のうちの１つを選択してメモリ書
込みレジスタ６２に与える回路である。メモリ書込みレ
ジスタ６２は、セレクタ３０からの出力信号を一時保持
し、それを所定のタイミングで内部データバス２１及び
ＲＯＭ６４．１３５に与える。

ＲＡＭ６４，１３５は、メモリアドレス制御部６３で指
定されたアドレスへデータを書込んだり、そのデータを
読出してセレクタ３０．３１へ与える回路である。また
、セレクタ６１は、メモリアドレス制御部６３及び命令
デコーダ・シーケンスコントローラ５３カラ（７）２出
力性号のうちの１つを選択してＲＯＭ８１３に与える回
路である。ＲＯＭＧ３はセレクタ６１の出力信号に基づ
き所定のアドレスのプログラム命令を読出して内部デー
タバス２１及び命令デコーダ・シーケンスコントローラ
５３に与える。

入出力部は、内部データバス２１に接続された入力レジ
スタ７０及び出力レジスタ７１を有し、それらのレジス
タ７０．７１によって外部のデータを内部データバス２
１に取込んだり、あるいは該内部データバス２１上のデ
ータを外部へ出力する。

以上のように構成される信号処理プロセッサの動作を第
１図及び第７図（１）、（２）、（３）を参照しつつ説
明する。

第７図（１）、（２）、（３）はループカウンタ制御の
ための命令構成例を示すもので、同図（１）はリテラル
命令（ＬＩＴ）、同図（２）はジャンプ命令（ＪＭＰ）
。

および同図（３）は演算命令である。各命令におけるオ
ペレーションフィールドは、次のように構成されている
。

すなわち、リテラル命令（ＬＩＴ）は、リテラル命令で
あることを示すフィールド（ＬＩＴｏｐ）、　メモリ読
出しレジスタ３５、メモリ書込みレジスタ６０、出力レ
ジスタ７１等のデスティネーションレジスタを指定する
フィールド（ＤＩ）、及びリテラル値を設定するフィー
ルド（ＬＩＴＥＲＡＬ）で構成される。ジャンプ命令（
ＪにＰ）は、ジャンプ命令であることを指定するフィー
ルド（ＪＭＰｏ　ｐ　）、　ジャンプモードを指定する
フィールド（ＪＭ）、ジャンプ条件を指定するフィール
ド（ＪＧ）、及びジャンプ先のアドレスを指定するフィ
ルード（ＪＡ）で構成される。また、演算命令は、演算
のタイプを指定するフィールド（ＯＰ）、命令シーケン
スの制御を行うフィールド（ＳＣ）、演算の内容を指定
するフィールド（ＡＬＵ）、メモリ読出しレジスタ３４
，３５、　メモリ書込みレジスタ６２、入力レジスタ７
０等のソースレジスタを指定スるフィールド（ｓｒｘ）
、デスティネーションレジスタを指定するフィールド（
ＤＩＳ）、アキュムレータ３ｆ３．３７の種数（３６ま
たは３７）を指定するフィールド（ＡＳＥＬ）、及びＩ
？ＡＭ１３４．８５のアドレスを指定するフィールド（
ａｄｄ）で構成される。ここで、ジャンプ命令（ＪＭＰ
）のＪＣフィールドによりループカウンタ（ＬＯＧ）５
１が、演算命令のＳＣフィールドによりループカウンタ
（ＬＣＩ）５２がそれぞれ制御される。

次に、これらのリテラル命令（ＬＩＴ）、　ジャンプ命
令（ＪにＰ）、及び演算命令を用いた２重ループの制御
を行う処理例を第１図に従って説明する。

（１）ステップ１０１ １０１ＲＯには予め第７図のリテラル命令（ＬＩＴ）、
ジャンプ命令（ＪＩｆＰ）及び演算命令が格納されてい
る。メモリアドレス制御部６３及び命令デコーダ番シー
ケンスコントローラ５３から出力される信号により、Ｒ
ＯＭｅｆｆ内のリテラル命令（ＬＩＴ）が読出され、そ
れが内部データバス２１上に出力される。すると、該リ
テラル命令（ＬＩＴ）により、第１のループカウンタ（
ＬＧＯ）５１の初期値ｍと、第２のループカウンタ（Ｉ
ｃ：１）５２の初期値ｎ　（＜ｍ）とがそれぞれ設定さ
れる。

（２）ステップ１０２ １０２ＲＯ内の演算命令が内部データバス２１上に読出
され、その演算命令により、メモリアドレス制御部６３
で指定されるアドレスにおけるＲＡＭ８４．８５内のデ
ータが読出され、そのデータがセレクタ３０．３１及び
メモリ読出しレジスタ３４　、３５を通してセレクタ３
２．３３及びＡＬＵ４０側、あるいは乗算器３８側へ与
えられると。すると、演算命令により、ＡＬＵ４０また
は乗算器３８が演算を実行すると共に。

ループカウンタ５２がそのカウンタ値を１だけ減算（Ｌ
ＣＩ−１）する。

（３）ステップ１０３ 演算命令により、ＡＬｔ）４０または乗算器３８が演算
を実行すると共に、ループカウンタ５１がそのカウンタ
値を１だけ減算（ＬＣＯ−１）する。

（４）ステップ１０４ 演算命令によりＡＬＵ４０または乗算器３８が演算を実
行すると共に、ループカウンタ５１の値によりループ判
定を行う。ループカウンタ５１のカウンタ値がＬＣＯ≠
Ｏのときはステップ１０３へ戻り、そのカウンタ値がＬ
ＧＯ＝Ｏになると、ステップ１０５へ進む。

（５）ステップ１０５ 演算命令により、ＡＬＵ４０または乗算器３８が演算を
実行する。

（６）ステップ１０Ｂ ジャンプ命令（ＪＭＰ）に基づき、ループカウンタ５２
のカウンタ値でループ判定のみが行われる。カウンタ値
がＬＣＩ≠Ｏのときはステップ１０２に戻り、　ＬＣ１
＝　Ｏのときはステップ１０７へ進む。

（７）ステップ１０７ 演算命令により、ＡＬＵ４０または乗算器３８が演算を
実行する。

この例によれば、ステップ１０４において、第７図（３
）の演算命令で演算の実行とループ制御を同時に行い、
ステップ１０Ｂにおいて、第７図（２）のジャンプ命令
（ＪＭＰ）でループ制御のみを行っていることが特徴で
ある。

本実施例の利点は次のようになる。すなわち。

１命４でプログラムシーケンスのループ制御のみを行う
命令形式により制御される第２のループカウンタ（ＬＣ
Ｉ）５２と、このカウンタ５２のビット長と異なるビッ
ト長を有し、１命令でプログラムシーケンスのループ制
御と他の動作を同時に実行できる命令形式により制御さ
れる第１のループカウンタ（ＬＣＯ）５１との、２種類
のループカウンタを設けたので、従来のいずれか一方の
命令形式のみにより制御されるループカウンタを有する
信号処理プロセッサに比べ、ループ制御を要するプログ
ラミングにおいて演算部のパイプライン処理が乱れる割
合を減らすことができ、しかも演算命令におけるＳＣフ
ィールドのビット幅の増加を抑制することができるとい
う二重の効果が得られる。

さらに、外側に４ビツトのループカウンタ（ＬＣＩ）５
２、内側に１２ビツトのループカウンタ（ＬＣＯ）５１
をそれぞれ使用しているので、特に内側のループ回数が
外側のループ回数に比べてはるかに多いような処理を必
要とするプログラムに関して、実行時間が大幅に短縮で
き、これによりソフトウェア開発の点において非常に有
効である。

なお、上記実施例において、第１のループカウンタ５１
は１２ビツト構成、第２のループカウンタ５２は４ビツ
ト構成にしたが、これらのビット長を命令数等に応じて
他のビット長に変形してもよく、さらに信号処理プロセ
ッサの全体構成を図示以外のものに種々変形することも
可能である。

（発明の効果） 以上詳細に説明したように１本発明によれば、多重ルー
プ構成が可能な第１と第２のループカウンタを設けたの
で、ループ制御を要するプログラミングにおいて演算部
のパイプライン処理が乱れる割合を減少でき、しかも演
算命令において命令シーケンスの制御を行わせるフィー
ルドのビット幅の増加を抑制できる。さらに、第１と第
２のループカウンタのビット長を所定の値に設定するこ
とにより、演算及び判断を行うループ回数が、判断のみ
を行うループ回数に比べてはるかに多いような処理を必
要とするプログラムに関して、実行時間を大幅に短縮で
きる。

【図面の簡単な説明】

第１図は本発明の実施例を示す信号処理プロセッサの動
作フローチャート、第２図は従来の命令構成図、第３図
は第２図に対する動作フローチャート、第４図は従来の
他の命令構成図、第５図は第４図に対する動作フローチ
ャート、第６図は本実施例における信号処理プロセッサ
の構成ブロック図、第７図（１）、（２）、（３）は第
１図に対する命令構成図である。 ２１・・・・・・内部データバス、３４．３５・・・・
・・メモリ読出しレジスタ、３６．３７・・・・・・ア
キュムレータ、３日・・・・・・乗算器、４０・・・・
・・算術論理ユニッ）　（ＡＬＵ）、５１，５２・・・
・・・ループカウンタ、５３・・・・・・命令デコーダ
・シーケンスコントローラ、　Ｅｉ４．８５・・・・・
・書込み読出しメモリ（ＲＡＭ）、６６・・・・・・読
出し専用メモリ（ＲＯＭ）。 出願人代理人　　　柿　　木　　恭　　成本発明の幻Ｈ
乍フローチＸ−ト 第１図 従来のＱ？構成図 第２図 第２図１−文１９る動イ乍フロづシート第３図 従来の佃の命令構成図 第４図 第４図に文才４る重カイ乍フロー升−ト第５図 本発明の命令構成図 第７図

Claims (1)

1. 【特許請求の範囲】 １、複数のループカウンタを有する信号処理プロセッサ
   において、 演算命令の実行時にプログラムシーケンスのループ制御
   を行う命令形式により制御される第１のループカウンタ
   と、 非演算命令の実行時にプログラムシーケンスのループ制
   御を行う命令形式により制御される第２のループカウン
   タとを有することを特徴とする信号処理プロセッサ。 ２、前記第１と第２のループカウンタはそれらのビット
   長を異なる構成にした特許請求の範囲第１項記載の信号
   処理プロセッサ。