JPS62165451A - Data transmission equipment - Google Patents
Data transmission equipmentInfo
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- JPS62165451A JPS62165451A JP61006453A JP645386A JPS62165451A JP S62165451 A JPS62165451 A JP S62165451A JP 61006453 A JP61006453 A JP 61006453A JP 645386 A JP645386 A JP 645386A JP S62165451 A JPS62165451 A JP S62165451A
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- data
- transmission device
- transmitting
- data transmission
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ伝送装置に係り、特に、制御用計算機
間のデータ伝送を、高速に、かつ、計算機の負荷を軽く
したリング状の網構成をもつデータ伝送装置に関する。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a data transmission device, and in particular to a ring-shaped network configuration that enables high-speed data transmission between control computers and lightens the load on the computers. The present invention relates to a data transmission device having a
従来のデータ伝送装置は、特開昭５９−１７５２４９号
公報「ネットワーク通信システム」に記載のように、デ
ータ伝送装置内のメモリ、す々わち、データリンクパン
ツアメモリと、メインＣＰＵが接続されているパスライ
ン上にあるアプリケーションバッファエリヤ、及び、中
間バッファエリヤの間で、−回だけのデータ転送を行な
うように考えられているが、この動作は、メインＣＰＵ
のパスラインを介して行なわれていた。In a conventional data transmission device, as described in Japanese Unexamined Patent Publication No. 59-175249 "Network Communication System", the memory in the data transmission device, that is, the data link panzer memory, and the main CPU are connected. The idea is to transfer data only - times between the application buffer area and the intermediate buffer area on the path line, but this operation is performed by the main CPU.
This was done through the pass line.
上記従来技術は、メインＣＰＵのパスラインを伝送装置
が占有するため、メインＣＰＵの処理速度を低下させる
という問題があった。この大きさは、たとえば、１キロ
ワードのデータｅ、ｌワード当り、２マイクロ秒で転送
する場合を考えてみると、２ミリ秒にも達し、１０ミリ
秒程度を周期として処理する制御計算機では、２０％を
占めることになり、非常に大きな速度低下の要因になっ
ていた。The above-mentioned conventional technology has a problem in that the transmission device occupies the main CPU's path line, which reduces the processing speed of the main CPU. For example, if we consider the case where 1 kiloword of data e, l is transferred in 2 microseconds, this amount reaches 2 milliseconds, and in a control computer that processes at a cycle of about 10 milliseconds, This accounted for 20% of the total speed, and was a major factor in slowing down the speed.
本発明の目的は、伝送装置に対するデータ転送が、メイ
ンＣＰＵの処理速度を低下させないような、データ伝送
装置’を提供することにある。An object of the present invention is to provide a data transmission device in which data transfer to the transmission device does not reduce the processing speed of a main CPU.
上記目的は、メインＣＰＵが、パスラインを介して読み
書きする送受信データを記憶するためのメモリを、デー
タ伝送装置の内部に設け、メインＣＰＵは、送受信デー
タを必要とする時だけ、このメモリをアクセスし、また
、データ伝送装置内に設けた伝送制御用ＣＰＵ、送受信
回路と、メモリとを１データ伝送装蓋内の専用のパスラ
インで接続するという構成をとることてより達成される
。The above purpose is to provide a memory inside the data transmission device for storing the transmitted/received data that the main CPU reads and writes via the path line, and the main CPU accesses this memory only when the transmitted/received data is required. However, this can also be achieved by connecting the transmission control CPU, the transmission/reception circuit, and the memory provided in the data transmission device with a dedicated path line in one data transmission unit.
メインＣＰＵは、アプリケーションプログラムを実行す
る過程で、送受信データの読み書きが必要になった時は
、データ伝送装置内に設けたメモリをアクセスする。ま
た、シリアル伝送路とシリアルデータの転送全行なう、
送受信回路は、伝送制御用ＣＰＵの指示に従い、メモリ
との間で、データ伝送装置内に設けたパスラインを通し
てデータ転送を行なう。従って、シリアル伝送に関係す
る動作にあたり、メインＣＰＵのパスを占有し、データ
転送２行なうことがないので、メインＣＰＵの処理速度
が上がる。The main CPU accesses the memory provided within the data transmission device when it becomes necessary to read or write transmitted/received data in the process of executing an application program. Also, performs all serial transmission lines and serial data transfer.
The transmitter/receiver circuit transfers data to and from the memory through a path line provided within the data transmission device according to instructions from the transmission control CPU. Therefore, in operations related to serial transmission, the main CPU path is not occupied and two data transfers are not performed, thereby increasing the processing speed of the main CPU.
以下、本発明の一実施例を、第１図、第２図。 An embodiment of the present invention will be described below with reference to FIGS. 1 and 2.
第３図、第４図によシ説明する。This will be explained with reference to FIGS. 3 and 4.
第１図は、実施例の構成を示した図である。制御用計算
機のメインＣＰＵ３は、アプリケーションメモリ２、デ
ータ伝送装置７、その他の装置８とともに、パスライン
１０の上にある。データ伝送装置７の内部は、伝送用メ
モリ１が、メインＣＰＵ３のパスライン１０と、データ
伝送装置内部に設けたローカルパスライン１１とを切替
える次めの切替ゲート６に接続され、切替ゲー）６Ｆｉ
、競合制御回路９の出力信号１３によυ切替えられる。FIG. 1 is a diagram showing the configuration of an embodiment. The main CPU 3 of the control computer is located on the path line 10 along with the application memory 2, data transmission device 7, and other devices 8. Inside the data transmission device 7, the transmission memory 1 is connected to the next switching gate 6 that switches between the path line 10 of the main CPU 3 and the local path line 11 provided inside the data transmission device.
, υ is switched by the output signal 13 of the competition control circuit 9.
ローカルパスライン１１には、伝送制御用ＣＰＵ４、送
受信回路５が接続され、送受信回路５は、伝送路１２に
接続される。A transmission control CPU 4 and a transmitting/receiving circuit 5 are connected to the local path line 11 , and the transmitting/receiving circuit 5 is connected to the transmission line 12 .
第２図は、制御用計算機２０１，２０２゜２０３．２Ｏ
Ｎが、伝送路１２により、接続されている様子を示した
もので、制御用計算機２０１等が、第１図で示した構成
をもつものに相当する。Figure 2 shows control computers 201, 202°203.2O
This figure shows how N is connected by the transmission path 12, and the control computer 201 and the like correspond to the configuration shown in FIG.
次に、制御用計算機２０１が、データ伝送装置７により
、伝送路１２にデータを送信する場合の動作を説明する
。第１図で、メインＣＰＵ３は、アプリケーションプロ
グラムを実行している過程で、他の制御用計算機にデー
タを送信する必要が生じた時には、パスライン１０を介
して、データ伝送装置７内の伝送用メモリ１に直接デー
タを書込む。書込む時のデータの構成は、第３図に示し
たように、宛先アドレス、送信元アドレスなどを、デー
タ伝送装置７との間で、あらかじめ取決めしておいたエ
リヤ、この例では、メモリアトＶス０から７，８からＦ
にそれぞれ書込む。また、データについても、メモリア
ドレス２０以後に書込む。Next, the operation when the control computer 201 transmits data to the transmission path 12 using the data transmission device 7 will be described. In FIG. 1, when it becomes necessary to transmit data to another control computer during the process of executing an application program, the main CPU 3 transmits data to a transmission device within the data transmission device 7 via a path line 10. Write data directly to memory 1. As shown in FIG. 3, the data structure when writing data is in an area where the destination address, source address, etc. have been agreed upon in advance with the data transmission device 7, in this example, the memory address V. 0 to 7, 8 to F
Write each. Furthermore, data is also written after memory address 20.
データ伝送装置７内の伝送用ＣＰＵ４は、伝送用メモリ
１内のデータを、周期的に送受信回路５に対し、ローカ
ルパスライン１１ｆｔ経由して転送する。データ転送を
受けた送受信回路５は、第４図に示す構成で、シリアル
データを伝送路１２に送出する。The transmission CPU 4 in the data transmission device 7 periodically transfers the data in the transmission memory 1 to the transmission/reception circuit 5 via the local path line 11ft. The transmitter/receiver circuit 5 that has received the data transfer sends the serial data to the transmission path 12 with the configuration shown in FIG.
次に、受信の動作を説明する。伝送路１２から、第４図
に示しな構成のシリアルデータを受信した送受信回路５
ば、自局宛のデータであるかどうかを判別し、このデー
タを、ローカルパスライン１１を介して、伝送用メモリ
１の発信元別に区切られたエリヤに書込む。メインＣＰ
Ｕ３は、アプリケーションプログラムを実行する過程で
、必要に応じ、データ伝送装置７内の伝送用メモリ１を
、パスライン１０を介してアクセスし、受信データを読
み出す。競合制御回路９は、メインＣＰＵ３と伝送制御
用ＣＰＵ４の両者が、伝送用メモリ１を同時にアクセス
した場合、競合回避をするために設けたものである。Next, the reception operation will be explained. A transmitting/receiving circuit 5 receives serial data having a configuration not shown in FIG. 4 from the transmission line 12.
For example, it is determined whether the data is addressed to the local station, and the data is written via the local path line 11 into areas of the transmission memory 1 divided by source. Main CP
In the process of executing the application program, U3 accesses the transmission memory 1 in the data transmission device 7 via the path line 10 and reads the received data as necessary. The contention control circuit 9 is provided to avoid contention when both the main CPU 3 and the transmission control CPU 4 access the transmission memory 1 at the same time.
本実施例によれば、メインＣＰＵ３が、データ伝送装置
７内の伝送用メモリ１を、パスライン１０を介してアク
セスする時は、アプリケーションプログラムの処理を行
なう時に限られ、送受信回路５と伝送用メモリ１との間
のデータ転送は、ローカルパスライン１１を介して行な
われるため、メインＣＰＵ３のパスライン１０は、送受
信処理の影響を全く受けず、メインＣＰＵ３の処理速度
を低下させないという効果がある。また、メインＣＰＵ
３は、データ伝送装置７内のデータ転送に一切関与しな
いので、さらに処理速度が上がる。According to this embodiment, the main CPU 3 accesses the transmission memory 1 in the data transmission device 7 via the path line 10 only when processing an application program, and accesses the transmission memory 1 in the data transmission device 7 only when processing an application program. Since data transfer to and from the memory 1 is performed via the local path line 11, the path line 10 of the main CPU 3 is not affected by transmission/reception processing at all, and has the effect of not reducing the processing speed of the main CPU 3. . Also, the main CPU
3 is not involved in any data transfer within the data transmission device 7, so the processing speed is further increased.
本発明によれば、データ伝送に際して、メインＣＰＵの
接続されているパスラインを全く使用せずに、データ転
送ができるので、メインＣＰＵの処理速度を低下させ彦
い。また、メインＣＰＵは、データ伝送に一切関与しな
いので、さらに、処理能力が上がる。According to the present invention, data can be transferred without using any path line to which the main CPU is connected, thereby reducing the processing speed of the main CPU. Furthermore, since the main CPU is not involved in data transmission at all, processing power is further improved.
第１図は、本発明の一実施例の構成図、第２図は、シス
テム構成図、第３図は、メモリマツプを示す図、第４図
は、伝送路上のデータ構成図である。
佑１ 口
／ −一 −４１送戸〕／・モ、′」Ｚ−ｍ−７７°
リケーン９ン／モ゛１
／Ｚ−−−イｉミ」ξテ芋ト
案２山FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a system block diagram, FIG. 3 is a memory map, and FIG. 4 is a data structure diagram on a transmission path. Yu1 mouth/-1-41 sliding door]/Mo,'''Z-m-77°
Rican 9/Mo゛1/Z---Iimi'ξTeteimo 2 piles
Claims (1)
を用い相互に交換するデータ伝送装置において、 前記データ伝送装置が、計算機のパスライン上に接続さ
れ、前記計算機のメインＣＰＵが、アプリケーションの
プログラムの処理を実行する過程で、前記パスラインを
介してアクセスする送受信データを記憶させるメモリを
、前記データ伝送装置の中に設け、前記データ伝送装置
の送受信動作時には、前記データ伝送装置内に設けたロ
ーカルＣＰＵにより、このメモリと、送受信装置との間
で、データ転送を行なわせて、送受信時のデータ転送回
数を一回とし、前記データ伝送装置の高速化を図り、ま
た、前記メインＣＰＵが接続された前記パスラインを通
して、前記データ転送を行なわないため、前記メインＣ
ＰＵの負荷軽減を図ることを特徴とするデータ伝送装置
。[Claims] 1. In a data transmission device that mutually exchanges data from a plurality of control computers using serial multiplex transmission, the data transmission device is connected to a path line of the computers, and the data transmission device is connected to a main path line of the computers. A memory for storing transmitted and received data accessed via the path line is provided in the data transmission device in the process of executing the processing of the application program by the CPU, and when the data transmission device performs the transmission and reception operation, the data is stored. A local CPU provided in the transmission device performs data transfer between this memory and the transmitting/receiving device, so that the number of data transfers during transmission and reception is one time, and the speed of the data transmission device is increased. , since the data transfer is not performed through the path line to which the main CPU is connected, the main CPU
A data transmission device characterized by reducing the load on a PU.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006453A JPS62165451A (en) | 1986-01-17 | 1986-01-17 | Data transmission equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006453A JPS62165451A (en) | 1986-01-17 | 1986-01-17 | Data transmission equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165451A true JPS62165451A (en) | 1987-07-22 |
Family
ID=11638845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006453A Pending JPS62165451A (en) | 1986-01-17 | 1986-01-17 | Data transmission equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165451A (en) |
-
1986
- 1986-01-17 JP JP61006453A patent/JPS62165451A/en active Pending
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