JPS62156694A - Image display controller - Google Patents
Image display controllerInfo
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- JPS62156694A JPS62156694A JP60297021A JP29702185A JPS62156694A JP S62156694 A JPS62156694 A JP S62156694A JP 60297021 A JP60297021 A JP 60297021A JP 29702185 A JP29702185 A JP 29702185A JP S62156694 A JPS62156694 A JP S62156694A
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- Japan
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- address
- image display
- data
- display control
- control device
- Prior art date
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- Pending
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、液晶表示用制御回路等の画像表示制御装置に
関し、特に、画像表示バッファメモリへのアクセスアド
レスを制御するための画像表示制御装置に関する。Detailed Description of the Invention [Technical Field of the Invention] The present invention relates to an image display control device such as a liquid crystal display control circuit, and particularly relates to an image display control device for controlling access addresses to an image display buffer memory. .
第２図は、液晶表示画面（ａ）と液晶表示用バッフ７メ
モリ（１））との対応を示す概念図である。FIG. 2 is a conceptual diagram showing the correspondence between the liquid crystal display screen (a) and the liquid crystal display buffer 7 memory (1).
すなわち、従来、たとえば液晶表示画面に文字を表示す
る場合、液晶表示画面（ａ）の左上端の１文字分の画面
拡大図（ホームアドレスＯＯＨとし１６Ｘ１６フオント
）に示すように、画面上の設定データは左上をホームア
ドレスとして左→右、さらに上→Ｆへと順に配列される
。一方、液晶表示用バッファメモリ（ｂ）内には表示用
データがアドレスの若い順に連続的に配置されている。In other words, conventionally, for example, when displaying characters on a liquid crystal display screen, setting data on the screen is are arranged in order from left to right, and then from top to F, with the top left as the home address. On the other hand, in the liquid crystal display buffer memory (b), display data is continuously arranged in ascending order of addresses.
従って、上記の例における従来の画像表示動作を説明す
ると以下の様になる。Therefore, the conventional image display operation in the above example will be explained as follows.
すなわち、まず、第２図（ａ）のアドレスポインタにホ
ームアドレスＯＯＨが設定され、このアドレスに対応す
る液晶表示用バッファメモリ（ｂ）内のデータ（１６ｂ
ｉｔ）が書込まれる。次にアドレスポインタに１が加え
られ、アドレスＯＩＨのデータが書込まれる。次いで、
１０ト１にアドレス設定されこのアドレスに従ったデー
タが書込まれ、このようにして、アドレス設定とデータ
書込みが順番に行なわれることにより画像表示制御が行
なわれるのである。つまり、一般に画像表示制御装置は
、アドレスポインタにより指示されるアドレスに従って
画像表示バッファメモリにアクセスする。淡化を有して
いる。That is, first, the home address OOH is set in the address pointer in FIG. 2(a), and the data (16b) in the liquid crystal display buffer memory (b) corresponding to this address is
it) is written. Next, 1 is added to the address pointer and the data at address OIH is written. Then,
An address is set in 10 to 1, and data according to this address is written.In this way, image display control is performed by sequentially performing address setting and data writing. That is, the image display control device generally accesses the image display buffer memory according to the address indicated by the address pointer. Has thinning.
しかしながら、上述のように、従来の画像表示制御装置
においては、たとえば１６Ｘ１６フオントの一文字分の
表示データを設定するためには、アドレスポインタへの
アドレス設定動作が１６個必要となる。また、通常のア
ドレスデータは、１５ｂｉｔで構成されているため、デ
ータバスが８ｂｉｔの場合は、１回のアドレス設定につ
いて２回のアドレスデータ転送が必要となり、そのため
、ソフトウェアの負担がいきおい増大し、しかも処理速
度が低下するという欠点を有する。However, as described above, in the conventional image display control device, in order to set display data for one character of 16×16 font, for example, 16 address setting operations are required for the address pointer. In addition, since normal address data consists of 15 bits, if the data bus is 8 bits, two address data transfers are required for one address setting, which greatly increases the burden on the software. Moreover, it has the disadvantage that the processing speed decreases.
本発明は上述した点に爲みてなされたものであり、アド
レス設定動作を極端に少なくすることによりソフトウェ
アの負担軽減と処理速度の向上が図られた画像表示制御
装置を提供することを目的とする。The present invention has been made in view of the above points, and it is an object of the present invention to provide an image display control device that reduces the burden on software and improves processing speed by extremely reducing the number of address setting operations. .
本発明の画像表示制御装置は、アドレスポインタにより
指示されるアドレスに従って画像表示バッファメモリに
アクセスする画像表示制御７１＋装置において、所定の
ステップ数を記憶する記憶手段と、前記アドレスポイン
タ内のアドレスデータに前記ステップ数を加算して前記
アドレスポインタ内のアドレスデータを書換える書換手
段とを有することを特徴とするものである。The image display control device of the present invention includes an image display control 71+ device that accesses an image display buffer memory according to an address indicated by an address pointer, and includes a storage means for storing a predetermined number of steps, and an address data in the address pointer. The present invention is characterized by comprising a rewriting means for adding the number of steps and rewriting the address data in the address pointer.
以下、本発明を図示する実施例に基づいて詳細に説明す
る。Hereinafter, the present invention will be described in detail based on illustrated embodiments.
第１図に、本発明に係る画像表示制御装置の一実施例を
示す。FIG. 1 shows an embodiment of an image display control device according to the present invention.
第１図において内部ＲＡＭ１はステップ数を記憶するス
テップ数ＲＡＭ１ａと現在アクセス中のアドレスを記憶
するアドレステンポラリＲＡＭ１ｂとを有している。命
令入力端２から命令が入力される。インストラクション
デコーダ３はＣＰＵ（図示せず）からの命令を解析し各
命令動作を制御する。スタック４，５は各々ＣＰＵから
のデータを一時的に記憶する。加算器６はアドレス計算
のために加算演算をおこなう。テンポラリレジスタ７は
加算器６に入力するデータを蓄える。In FIG. 1, the internal RAM 1 includes a step number RAM 1a that stores the number of steps and an address temporary RAM 1b that stores the address currently being accessed. A command is input from the command input terminal 2. The instruction decoder 3 analyzes instructions from a CPU (not shown) and controls the operation of each instruction. Stacks 4 and 5 each temporarily store data from the CPU. Adder 6 performs an addition operation for address calculation. Temporary register 7 stores data to be input to adder 6.
マルチプレクサ８はスタック４．５からのデータと内部
ＲＡＭＩからのデータを入力していずれか一方を加算器
６に出力する。アドレスポインタ９はアクセスすべきア
ドレスを指し示すものである。Multiplexer 8 inputs data from stack 4.5 and data from internal RAMI, and outputs either one to adder 6. Address pointer 9 points to the address to be accessed.
次に、この実施例による画像表示制御装置の動作を説明
する。Next, the operation of the image display control device according to this embodiment will be explained.
画像表示バッファメモリ（図示けず）へのアクセスは、
アドレスポインタ９により指示されるアドレスに従って
行なわれる。この例の場合、アドレスデータは１６ｂ目
、データバスはＢｂ；ｔと仮定する。すなわち、アドレ
スデータはＬｏｗバイト、旧Ｏｈバイトの２回に分けて
転送されることになる。To access the image display buffer memory (not shown),
This is done according to the address indicated by address pointer 9. In this example, it is assumed that the address data is the 16th b, and the data bus is Bb;t. That is, the address data is transferred twice: the Low byte and the old Oh byte.
ここで、スタック４にはＬＯＷバイト側のアドレスデー
タ（Ｌｏｗアドレス）、スタック５にはＩｔ ｉ ｇ
ｈバイト側のアドレスデータ（Ｈｉｇｈアドレス）が各
々格納されているとする。スタック４．５中のアドレス
データはマルチプレクサ８、加算３６を介して、アドレ
スポインタ９およびアドレステンポラリＲＡＭ１ｂに格
納される。この場合、アドレスポインタ９自体は、デー
タの更新は可能であるが、データのリードができないの
で、現在アクセス中のアドレスを記憶させておく手段と
して、アドレステンポラリＲＡＭ１ｂが必要となる。Here, the address data (Low address) on the LOW byte side is stored in the stack 4, and It i g is stored in the stack 5.
It is assumed that address data (High address) on the h-byte side is stored. Address data in stack 4.5 is stored in address pointer 9 and address temporary RAM 1b via multiplexer 8 and adder 36. In this case, the address pointer 9 itself can update data, but cannot read data, so the address temporary RAM 1b is required as a means for storing the address currently being accessed.
なお、ステップ数ＲＡＭ１ａ内に設定されるステップ数
は、画像表示画面のフォントに応じて所定の値を設定す
ることができるが、この装置内に、このステップ数を設
定する設定手段が設けられていてもよい。Note that the number of steps set in the step number RAM 1a can be set to a predetermined value depending on the font of the image display screen, but this device is not provided with a setting means for setting this number of steps. It's okay.
今、アドレステンポラリＲＡＭ１ｂには、００００Ｈ１
ステップ数ＲＡＭにはＯＯ１０Ｈが格納されているとす
ると、次のアクセスアドレスは以下の様にして更新され
る。Now, the address temporary RAM1b is 0000H1.
Assuming that OO10H is stored in the step number RAM, the next access address is updated as follows.
りなわら、まず、アドレステンポラリＲＡＭ１ｂのＬＯ
ＷアドレスデータＯＯＨは、マルチプレクサ８、加算器
６をテンポラリレジスタ７に格納される。一方、ステッ
プ数ＲＡＭのＬｏｗデータ１０１−１はマルチプレクサ
８を介して加算器６に入力され、テンポラリレジスタ７
からの出力データ００１−１が加算されて、加算された
Ｌｏｗアドレスデータ１０）−１が、アドレステンポラ
リＲＡＭ１ｂのＬｏｗ側とアドレスポインタ９のＬｏｗ
側に格納される。次いで、Ｉｔ ｉ ｇ ｈ側のアドレ
スデータも上記と同様に加算されて、Ｈｉｇｈアドレス
データ００１−１が、アドレステンポラリＲＡＭ１ｂお
よびアドレスポインタ９のＩＩ ｉ （ｌ ｈ側に格納
され、これにより、アドレスポインタ９のアクセスアド
レスは００１０）（に書換えられることになる。以下、
同様にして、アクセスアドレスは、００２０Ｈ（００１
０Ｈ＋００１０ｆ−１） 、００３０１−１ （００２
０Ｈ＋００１Ｏｆ−（＞、００４０１−１ （００３０
１−１＋００１０）−１）のように順次更新されてゆく
。したがって、画像表示バッフ７メモリ中のデータへの
アクセスもこの順序で行なわれる。First, address temporary RAM 1b LO
W address data OOH is stored in a multiplexer 8, an adder 6, and a temporary register 7. On the other hand, the low data 101-1 of the step number RAM is input to the adder 6 via the multiplexer 8, and the temporary register 7
, and the added Low address data 10)-1 is added to the Low side of address temporary RAM 1b and the Low side of address pointer
Stored on the side. Next, the address data on the It i g h side is also added in the same manner as above, and the High address data 001-1 is stored in the address temporary RAM 1b and the II i (l h side of the address pointer 9). The access address of 9 will be rewritten to 0010)(.Hereafter,
Similarly, the access address is 0020H (001
0H+0010f-1), 00301-1 (002
0H+001Of-(>, 00401-1 (0030
1-1+0010)-1). Therefore, access to the data in the image display buffer 7 memory is also performed in this order.
第２図に示１ような１６Ｘ１６フオントのデータ（１文
字分）をアクセスする場合、アドレス設定は、０ＯＯＯ
Ｈで１回、ＯＯＯ１１−１で１回の合計２回で済み、こ
れによりソフトの負担軽減と処理速度の向上が期待でき
る。また、このような効果はフォントのビット数が大き
くなる程増加する。When accessing 16x16 font data (1 character) as shown in Figure 2, the address setting is 0OOO.
It only needs to be done twice, once for H and once for OOO11-1, which can be expected to reduce the burden on the software and improve processing speed. Furthermore, this effect increases as the number of bits of the font increases.
たとえば、第３図に示すような、１文字２４×２４フオ
ントの画像データを処理する場合、従来は７２回のアド
レス設定が必裂であったが、本発明の装置によれば、０
０）−１で１回、０１Ｈで１回、０２Ｈで１回の合計３
回行なえばよいことになる。For example, when processing image data of 24 x 24 fonts for one character as shown in Fig. 3, conventionally it was necessary to set the address 72 times, but according to the device of the present invention, it is possible to set the address 72 times.
0)-1 once, 01H once, 02H once, total 3
It would be a good idea to go around.
以上の通り、本発明の画像表示制御装置によれば、画像
表示バッファメモリにアクセスするアドレスの更新が、
現在アクセス中のアドレスに所定のステップ数を加算し
てアドレスポインタ内のアドレスデータを書換えること
により行なわれるので、アドレス設定の回数を極端に少
なくすることができ、これにより、ソフトウェアの負担
軽減と処理速度の向上を図ることができる。As described above, according to the image display control device of the present invention, updating of the address for accessing the image display buffer memory is performed by
This is done by adding a predetermined number of steps to the address currently being accessed and rewriting the address data in the address pointer, so the number of address settings can be extremely reduced, which reduces the burden on the software. It is possible to improve processing speed.
第１図は本発明の実施例による画像表示制御装置のブロ
ック図、第２図は液晶表示画面と液晶表示用バッファメ
モリとの対応を示す説明図、第３図は液晶表示画面の説
明図である。
１・・・内部ＲＡＭ、２・・・命令入力端、３・・・イ
ンストラクションデコーダ、４，５・・・スタック、６
・・・加算器、７・・・テンポラリレジスタ、８・・・
マルチプレクサ、９・・・アドレスポインタ。
出願人代理人 佐 藤 −雄
第２図FIG. 1 is a block diagram of an image display control device according to an embodiment of the present invention, FIG. 2 is an explanatory diagram showing the correspondence between a liquid crystal display screen and a buffer memory for liquid crystal display, and FIG. 3 is an explanatory diagram of the liquid crystal display screen. be. 1... Internal RAM, 2... Instruction input terminal, 3... Instruction decoder, 4, 5... Stack, 6
...Adder, 7...Temporary register, 8...
Multiplexer, 9...address pointer. Applicant's agent Mr. Sato - Figure 2
Claims (1)
て画像表示バッファメモリにアクセスする画像表示制御
装置において、所定のステップ数を記憶する記憶手段と
、前記アドレスポインタ内のアドレスデータに前記ステ
ップ数を加算して前記アドレスポインタ内のアドレスデ
ータを書換える書換手段とを有することを特徴とする画
像表示制御装置。 ２、前記ステップ数を設定する設定手段を有することを
特徴とする特許請求の範囲第１項の画像表示制御装置。[Scope of Claims] 1. In an image display control device that accesses an image display buffer memory according to an address indicated by an address pointer, a storage means for storing a predetermined number of steps; An image display control device comprising: rewriting means for adding a number and rewriting address data in the address pointer. 2. The image display control device according to claim 1, further comprising a setting means for setting the number of steps.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297021A JPS62156694A (en) | 1985-12-28 | 1985-12-28 | Image display controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297021A JPS62156694A (en) | 1985-12-28 | 1985-12-28 | Image display controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62156694A true JPS62156694A (en) | 1987-07-11 |
Family
ID=17841204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60297021A Pending JPS62156694A (en) | 1985-12-28 | 1985-12-28 | Image display controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62156694A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220855A (en) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | Memory access control system |
-
1985
- 1985-12-28 JP JP60297021A patent/JPS62156694A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220855A (en) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | Memory access control system |
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