JPS62150943A - デイジタル信号再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、回転ヘッドによりオーディオＰｃＭ信号等
のティジタル信号を磁気テープから再生するのに適用さ
れるディジタル信号再生装置に関する。

〔発明の概要〕

この発明は、所定長のデータ区間の前にＰＬＬ０引き込
みの引き込みのためのプリアンブル区間が付加され、デ
ータ区間がブロック毎に誤り検出符号により符号化され
たディジタル信号再生装置において、ブロック毎に挿入
されたマーカーを検出することによって誤り検出符号の
復号動作を開始するスタート信号を形成し、プリアンブ
ル区間の検出より前のタイミングで発生したスタート信
号による信号処理を無効にすることにより、誤り検出の
誤動作を防止するようにしたものである。

〔従来の技術〕

磁気テープの幅が８ｍｍで、小型のテープカセットを使
用するＶＴＲ（所謂３　ｍ　ｍ　Ｖ　Ｔ　Ｒ）は、ディ
ジタルオーディオ信号（ＰＣＭ信号と称する）の記録／
再生が規格化されている。この８ｍｍＶＴＲのＰＣＭ信
号の誤り訂正符号として、特開昭５８−１９８９３５号
公報に記載されているものが提案されている。この誤り
訂正符号は、ビデオ信号の１フイールドと対応するＰＣ
Ｍ信号にクロスインターリーブ方式で２つの系列によっ
て誤り訂正符号の符号化がされると共に、記録されるデ
ータの順序の１０ワードのデータ及び１ワードのアドレ
スからなるブロック毎にＣＲＣ符号（巡回コードを用い
た誤り検出符号の一つ）の符号化がされるものである。

このブロックの先頭に同期用に、特定のビットパターン
のマーカーが付加されている。再生回路では、このマー
カーを検出することにより、ＣＲＣ符号の演算器が動作
を開始して、ブロック毎にエラーの有無が検出される。

８ｍ　ｍ　Ｖ　Ｔ　Ｒでは、ＦＭ変調されたオーディオ
信号を記録ビデオ信号と共に、傾斜トラックに記録する
方式が標準方式とされている。また、オプションとして
トラックの端部にＰＣＭ信号の専用の領域が設けられて
いる。従って、ＰＣＭ信号は、１フイールド中の先頭の
一部の区間に含まれるように、間欠的に再生されるもの
となる。ＰＣＭ信号の専用の領域の始端には、全て“１
゛′のデータからなる３Ｈ（Ｈ：ｌ水平区間）の長さの
プリアンブル区間が設定されている。８ｍｍＶＴＲでは
、変調方式としてバイフェーズ変調が採用されているの
で、全てｕ１″のデータは、例えば５．８　ＭＨｚの周
波数のパルス信号となる。

このプリアンブル区間の再生信号にＰＬＬがロックする
ように、毎フィールドＰＬＬが引き込み動作を行いＰＬ
Ｌにより、再生データを抽出するためのクロックが生成
される。ＰＬＬが引き込み時に再生されるディジタルデ
ータは、全く信頼できないもので、ＰＬＬがロックして
初めて再生データとして処理することができる。

〔発明が解決しようとする問題点〕

従来の３ｍｍＶＴＲでは、再生ＰＬＬの引き込み時に全
くランダムなデータが再生されるために、この期間でプ
リアンブル区間のデータの一部がマーカーとして誤って
検出されることがある。この誤検出により、ＣＲＣコー
ドによる誤り検出動作がスタートしてしまう。しかし、
プリアンブル区間で誤り検出動作を行うことは、全く無
意味であり、また、この誤り検出動作の結果が間違えた
訂正の原因となり、スクラッチノイズの発生等、再生音
の品質が損なわれる。

従って、この発明の目的は、ＰＬＬの引き込み時のマー
カーの誤検出により、エラー検出動作が誤ることを防止
するようにしたディジタル信号再生装置を提供すること
にある。

〔問題点を解決するための手段〕

この発明は、所定長のデータ区間５３の前にＰＬＬ０引
き込みの引き込みのためのプリアンブル区間５２が付加
され、データ区間５３がブロック毎に誤り検出符号例え
ばＣＲＣコードにより符号化されたディジタル信号再生
装置において、ブロック毎に挿入されたマーカーを検出
し、誤り検出符号の復号動作のスタート信号を発生する
マーカー検出回路３と、プリアンブル区間５２を検出す
るプリアンブル検出回路６と、プリアンブル区間５２の
検出信号より前のタイミングで発生したスタート信号に
よる信号処理を無効にするエリアポインタ生成回路７と
を備えたディジタル信号再生装置である。

〔作用〕

プリアンブル区間には、”　ｌ　”のデータのみが連続
して記録されている。このプリアンブル区間がプリアン
ブル検出回路６により検出される。また、再生データ中
のデータ区間５３の誤り検出符号のブロック（ＣＲＣブ
ロック）の先頭に付加されているマーカーが検出される
ことにより、ＣＲＣ演算を開始させるためのスタート信
号が形成される。プリアンブル区間で、ＰＬＬがロック
する迄には、ＣＲＣ演算の結果として誤ったものが発生
する場合がある。再生データの各ワードのエラーの有無
を示すポインタがＣＲＣ演算により形成され、ＲＡＭに
記憶される。しかしながら、上述のように間違えたＣＲ
Ｃ演算の結果は、ブリアンプル検出信号より前に発生す
るので、この場合には、ＣＲＣ演算の結果が無効なもの
として処理される。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この実施例の説明は、以下の順序に従ってなされ
る。

３．８ｍｍＶＴＲのヘッド及びテープ系とトラックパタ
ーン ｂ、再生回路の全体の構成 ｃ、ＲＡＭの制御動作 ｄ、プリアンブル検出回路６及びエリアポインタ生成回
路７ ｅ、変形例 ａ、９ｍｍＶＴＲのヘッド及びテープ系とトラックパタ
ーン 第１図において、１で示す入力端子に、３ｍｍＶＴＲの
再生信号中の再生ＰＣＭ信号が供給される。図示せずも
、再生信号中のビデオ信号成分は、ＦＭ変調された輝度
信号と低域キャリア周波数に周波数変換された搬送色信
号とに分離され、ＦＭ復調及び周波数変換の処理が夫々
され、輝度信号及び搬送色信号が加算されることにより
再生カラービデオ信号が得られる。

第２図は、この一実施例のヘット及びテープ系の配置関
係を示す。第２図において、４２はフレーム周波数ＣＮ
ＴＳＣ方式の場合で１８０Ｏｒｐｍ）で回転するドラム
を示し、１８０°の角間隔でもって回転へソド４１Ａ及
び４１Ｂがドラム４２に取り付けられている。回転ヘッ
ド４１Ａ及び４１Ｂの夫々の磁気ギャップの延長方向が
異ならされており、隣接トランクからのクロストークを
アジマスロスにより抑圧できる構成とされている。

ドラム４２０周面に８ｍｍ幅の磁気テープ４３が斜めに
巻き付けられた状態で一定の速度で走行する。磁気テー
プ４３の巻き付は角θ（−０１士θ２）は、例えば２２
１°　（−１８５°士３６°）とされている。磁気テー
プ４３の巻き付は角θの中で、θ１の範囲がビデオ領域
とされ、回転ヘッド４１Ａ及び４１Ｂのスキャンがオー
バーランプするθ２の範囲がＰＣＭ領域とされている。

磁気テープ４３には、第３図に示すように、回転へンド
ＩＡ及びＩＢにより交互に傾斜したトラックが形成され
る。回転ヘッド４１Ａが磁気テープ４３の走査を開始す
る始端部にＰ　ＣＭ　ｉＪ域４４Ａが形成され、次に、
ビデオ領域４５Ａが形成される。同様に回転ヘッド４１
Ｂにより、Ｐ　ＣＭ　ｆＪ域４４Ｂ及びビデオ領域４５
Ｂが形成される。ビデオ領域４５Ａ、４５Ｂの中の巻き
付は角１８０°と対応する領域に信号（ＦＭ変調輝度信
号、ＦＭ変調オーディオ信号、自動トラッキング制御用
パイロット信号）が記録される。ＰＣＭ領域４４Ａ、４
４ＢにＰＣＭ信号が記録される。

上述のＰＣＭ領域４４Ａ、４４Ｂのトラックフォーマッ
トは、第５図により詳細に示されている。

同図において、回転ヘッド４１Ａ或いは４１Ｂが磁気テ
ープ４３に対接し始める右側から、まず先端部にヘッド
の回転角で５°分は突入部５１とされ、この突入部５１
の後半の２．０６°　（ビデオ信号の３Ｈ（Ｈは水平期
間）分に相当）の期間は後続するＰＬＬのランインの引
き込みのためのプリアンブル５２とされる。このプリア
ンブル５２に続いてＰＣＭデータの記録エリア５３が２
６．３２°にわたって設けられる。このＰＣＭデータの
記録エリア５３に続＜　２．０６°　（３Ｈ）の期間は
アフターレコーディング時の記録位置ずれ等に対するバ
ックマージンとなるポストアンブル５４とされ、その後
の２．６２°は、ビデオ領域４５Ａ或いは４５ＢとＰＣ
Ｍ領域４４Ａ或いは４４Ｂとのガード部５５とされる。

そしてこのガード部５５に続いてｌフィールド分のビデ
オ信号が記録されるビデオ領域４５Ａ、４５Ｂが１８０
°にわたって設けられる。

また、８ｍｍＶＴＲでは、ＰＣＭ信号のみを記録するマ
ルチＰＣＭのフォーマットが規格化されている。マルチ
ＰＣＭの場合には、２２１°の巻き付は角の中で、終端
の５°の区間を除く２１６°の区間が３６°づつの６個
の区間に分割される。

この６個の区間は、ヘッド走査方向の順序に従って、チ
ャンネル１．チャンネル２．・・・、チャンネル６と称
される。１個の区間は、第５図に示されるものと同じフ
ォーマットを有している。

８　ｍ　ｍ　Ｖ　Ｔ　Ｒでは、１フイ一ルド分のＰＣＭ
信号即ちＰＣＭＷ域４４Ａ、４４Ｂに記録されるデータ
を単位として誤り訂正符号の符号化処理及び復号処理が
なされる。第６図は、データの２次元配列を示しており
、水平方向の各行に含まれるデータが順にＱ、ＷＯ，Ｗ
ｌ、Ｗ２．Ｗ３．Ｐ、Ｗ４、Ｗ５．Ｗ６．Ｗ７と表され
ている。この各行には、１３２個のデータが含まれてい
る。従って、各々が８ビツトのデータが（１０Ｘ１３２
）のマトリクス状に配列される。このデータ中には、■
フィールド分のステレオＰＣＭ信号と制御用の６個のデ
ータとが含まれる。

上述のデータ配列は、垂直方向の各列がブロックと称さ
れる。第６図において、黒いドツトで示す９個のデータ
により、パリティデータＰを含む一方のパリティ符号系
列が形成され、白いドツトで示す１０個のデータにより
、パリティデータＰ及びＱを含む他方のパリティ符号系
列が形成される。パリティデータＰを含む一方のパリテ
ィ符号の系列は、１５ブロツク又は１４ブロツク離れた
ブロックに含まれるデータから形成される。パリティデ
ータＰ及びＱを含む他方のパリティ符号系列は、等しく
１２ブロツクずつ離れたブロックに含まれるデータから
形成される。１つの２次元配列中の各データは、異なる
２つのパリティ符号系列に含まれる。

更に、（Ｑ、ＷＯ，・・・Ｗ６．Ｗ７）からなるブロッ
ク毎に１６ビソトのＣＲＣコード（巡回コードを用いた
誤り検出コードの一種）が付加される。このＣＲＣコー
ドによって、ブロック毎の誤りの有無が検出される。単
純パリティを使用しているために、１個の符号系列中に
ＣＲＣチェックによＺつ誤りがあるとされたデータが１
個の場合には、誤りの訂正可能である。復号時に、パリ
ティデータＰを含む符号系列に関しての復号とパリティ
データＰ及びＱを含む符号系列に関しての復号とを繰り
返して行うことにより、誤りの訂正能力が向上する。

エラー訂正符号の符号化処理がなされたデータは、最初
のブロックから、第１３２番目のブロック迄順に記録さ
れる。記録される各ブロックの先頭には、同期用の３ビ
ツトのマーカー及び８ビツトのブロックアドレスを示す
アドレスコードが付加される。上述の誤り訂正符号によ
って訂正することができない誤りデータは、その前後に
夫々位置する正しいデータの平均値によって置き換えら
れる。

ｂ、再生回路の全体の構成 第１図において、２で示すＰＬＬに再生信号が供給され
、ＰＬＬ２によって再生データと同期したクロックが生
成される。このクロックによって、再生側のデータ処理
がなされる。再生信号がマーカー検出回路３及び復調回
路４に供給される。

復調回路４は、パイフェーズ変調された信号をＮＲＺ波
形の信号に復調するためのもので、復調回路４の出力信
号がＣＲＣ演算回路５及びプリアンブル検出回路６に供
給される。このＣＲＣ演算回路５には、マーカー検出回
路３から、マーカーを検出する毎に発生するスタート信
号が供給され、このスタート信号と同期してＣＲＣブロ
ックの１ブロツクをＣＲＣ演算回路５が取り込み、ＣＲ
Ｃ演算がなされる。ＣＲＣ演算の結果即ち、そのブロッ
クのデータのエラーの有無を示すＣＲＣポインタがエリ
アポインタ生成回路７に供給される。

ＣＲＣ演算がなされた再生ＰＣＭ信号がスイッチ回路８
の入力端子９Ａを介して例えば６４にビットの容量を持
つＲＡＭｌ０に供給される。１フイ一ルド分のＰＣＭ信
号のデータ量は、約１６にビットであるため、ＲＡＭｌ
０には、４つのメモリーエリアを確保することができる
。プリアンブル検出回路６とエリアポインタ生成回路７
とによって、後述のように、エリアポインタが生成され
る。このエリアポインタは、上述のＲＡＭＩ　Ｏのメモ
リーエリアを指定する２ビツトのエリアポインタを発生
する。

スイッチ回路８は、ＲＡＭｌ０にＰＣＭ信号を書き込む
場合に入力端子９Ａが選択され、ＲＡ’Ｍ１０に書き込
まれたＰＣＭ信号を訂正回路１２により、エラー訂正す
る時に入力端子９Ｃが選択され、訂正されたＰＣＭ信号
をＲＡＭｌ０から読み出し、補間回路１３に送出する時
に入力端子９Ｂが選択される。第１図では、簡単のため
、１個のスイッチ回路８のみが示されているがＲＡＭｌ
０の４個のメモリーエリアの各々に関してスイッチ回路
８と同様のスイッチ回路が設けられている。

つまり、ＲＡＭ１０の一つのメモリーエリアにＰＣＭ信
号が書き込まれて、訂正処理を受けている期間と、他の
メモリーエリアから、訂正されたＰＣＭ信号が補間回路
１３に送出される期間とが重複する。

ＲＡＭｌ０のアドレスは、アドレス生成回路１１から発
生する。ＲＡＭＩ　Ｏの書き込みアドレスは、ＣＲＣブ
ロックの各々に付加されているブロックアドレスに基づ
いて発生し、読み出しアドレスは、基準クロックから形
成される。ＲＡＭｌ０の各メモリーエリアには、第６図
に示すようにＰＣＭ信号及びパリティが書き込まれると
共に、各ワードに対応するＣＲＣポインタが書き込まれ
る。

補間回路１３では、エラー訂正できないワードの前後の
夫々に位置する正しいワードの平均値によって補間され
る。補間回路１３の出力信号がＤ／Ａコンバータ１４に
よってアナログ信号に変換され、出力端子１５に取り出
される。

ｃ、ＲＡＭの制御動作 ＲＡＭｌ０は、エリアポインタ生成回路７からのエリア
ポインタによって、第７図に示すように制御される。第
７図において、０，１，２．３の夫々は、ＲＡＭｌ０の
エリアを区別するための番号である。第７図Ａは、ＣＲ
Ｃ演算即ち、エラー検出動作及びエラー訂正動作を行う
ＲＡＭｌ０のメモリーエリアを示している。ＣＲＣ演算
回路５から出力される再生データ及びＣＲＣポインタが
ＲＡＭＩ　Ｏに書き込まれる検出処理ＥＤがされ、次ぎ
に、ＲＡＭｌ０から再生データ及びＣＲＣポインタを読
み出して、訂正処理ＥＣがされる。第７図へに示すエリ
アポインタによって、これらの検出処理ＥＤ及び訂正処
理ＥＣがされるメモリーエリアが指定される。

ＰＬＬ２の引き込み時のエラーがあった場合には、この
エラーがＲＡＭｌ０への書き込み時に除去される。つま
り、メモリーエリアｎへ再生データを書き込む時に、Ｐ
ＬＬ引き込み時のエラーが検出されると、このメモリー
エリアへの書き込みが停止され、メモリーエリア（ｎ＋
１）への書き込みに移行する。第７図に示す例では、Ｒ
ＡＭｌ０のメモリーエリア１に再生データ及びＣＲ’Ｃ
ポインタを書き込んでいる途中で第７図Ｂに示すタイミ
ングでＰＬＬ２の引き込み時のエラーが検出され、その
ため、メモリーエリア２にデータを書き込むように、エ
リアポインタが変更されている。

第７図Ｃには、ＲＡＭｌ０から読みだされたデータが補
間回路１３へ送出される送出処理ＤＯを行うメモリーエ
リアに関してのメモリーポインタが示されている。第７
図Ａ及び第７図Ｃに示されるエリアポインタによって、
ＲＡＭｌ０の４個のメモリーエリアは、第７図りに示さ
れるように、検出処理ＥＤ、訂正処理ＥＣ及び送出処理
ＤＯを行う。上述のように、メモリーエリア１への書き
込み途中でＰＬＬの引き込み時のエラーが検出されると
、モモリーエリアｌに途中まで書き込まれたデータ（第
７図りにおいて斜線で示す）が無効とされ、メモリーエ
リア２に有効なデータが書き込まれる。従って、検出処
理ＨＤ及び訂正処理ＥＣは、メモリーエリアＯでされた
次には、メモリーエリア２によりなされる。

ｄ、プリアンブル検出回路６及びエリアポインタ生成回
路７ 上述のように、ＲＡＭｌ０のエリアポインタを発生させ
る引き込みのためのプリアンブル検出回路６及びエリア
ポインタ生成回路７について、第２図、第８図及び第９
図を参照して説明する。

プリアンブル検出回路６は、第２図に示すように、カウ
ンタ２１と、カウンタ２１の７ビソトの出力が供給され
るデコーダ２２と、デコーダ２２の出力によりセットさ
れ、端子２６からのフィールド切替パルスでリセツトさ
れるＲＳフリップフロップ２３とにより構成される。カ
ウンタ２１のクリア端子には、復調回路４からの復調デ
ータが供給され、そのクロック入力端子には、ピッドク
ロツタが供給される。

１つのＣＲＣブロックは、３ビツトのマーカーと、８ビ
ツトのアドレスと、８０ビツトのＰＣＭ信号及びパリテ
ィと、１６ビツトのＣＲＣコードとの計１０７ビツトに
より構成されている。従って、この例では、１０７ビツ
ト以上、プリアンブルパターン（即ち、全てのビットが
“１″）が続いている区間をプリアンブルとして検出す
る。カウンタ２１は、データが１１１＃の間、ビットク
ロックをアップカウントし、デコーダ２２は、計数され
た“１”が１０７個連続する時に、デコードパルスを出
力する。このデコーダ２２からのデコードパルスがプリ
アンブル検出信号となる。ＲＳフリップフロップ２３は
、デコーダ２２の出力を端子２６からフィールド切替パ
ルスが供給される迄の間、ホールドするためのものであ
る。

エリアポインタ生成回路７に設けられたＲＳフリップフ
ロップ２７のセット端子には、端子３０からのＣＲＣ演
算結果を示すＣＲＣパルスが供給される。このＣＲＣパ
ルスがエラー無しの時に、ローレベルとなると、ＲＳフ
リップフロップ２７がセットされる。ＲＳフリップフロ
ップ２７は、ＯＲゲート３１の出力によってリセットさ
れる。

ＯＲゲート３１には、プリアンブル検出回路６のＲＳフ
リップフロップ２３の出力（Ｑ）及びフィールド切替パ
ルスが供給される。従って、ＲＳフリップフロップ２７
は、ＣＲＣパルスのホールドを行うと共に、フィールド
切替がされる毎にリセットされる。

ＲＳフリップフロップ２７の出力パルス及びデコーダ２
２のデコードパルスがＯＲゲート３２に供給される。Ｏ
Ｒゲート３２の出力及びフィールド切替パルスがＮＡＮ
Ｄゲート３３に供給される。

コ（７）　Ｎ　Ａ　Ｎ　Ｄゲート３３の出力が２ビツト
のカウンタ２８のクロック入力端子に供給される。カウ
ンタ２８の２ビツトの出力が２ビツトのＤフリップフロ
ップ２９に供給されると共に、出力端子３５に取り出さ
れる。このＤフリップフロップ２９のクロック入力端子
には、インバータ３４で反転されたフィールド切替パル
スが供給される。Ｄフリップフロップ２９の出力が出力
端子３６に取り出される。

出力端子３５及び３６の夫々には、ＲＡＭｌ０のメモリ
ーエリアを指定するエリアポインタが取り出される。一
方の出力端子３５に得られるエリアポインタは、検出処
理ＥＤ及び訂正処理ＥＣを行うメモリーエリアを指定す
るためのものである（第７図Ａ参照）。他方の出力端子
３６に得られるエリアポインタは、送出処理ＤＯを行う
メモリーエリアを指定するためのものである。Ｄフリッ
プフロップ２９の入力側に得られるエリアポインタの番
号をｎとすると、その出力側に得られるエリアポインタ
の番号が（ｎ−１）となる。

上述のプリアンブル検出回路６及びエリアポインタ生成
回路７の動作を第８図及び第９図を参照して説明する。

第８図Ａに示すフィールド切替パルスにより、カウンタ
２１が゛クリアされ、その後、カウンタ２１がビットク
ロックを計数し、連続して１″を１０７ビツト計数する
と、第８１ｉＪＢに示すプリアンブル検出信号としての
デコードパルスがデコーダ２２から発生する。ＲＳフリ
ップフロップ２３は、フィールド切替パルスによってリ
セットされ、デコードパルスによりセットされるので、
そのｄ出力は、第８図りに示すものとなる。

また、第８図Ｃにおいて、破線矢印で示すタイミングで
マーカー検出回路３から検出信号が発生し、この検出信
号により、ＣＲＣ演算回路５の動作がスタートし、Ｃ’
ＲＣパルスが発生する。第８図Ｃでは、ＣＲＣパルスが
ローレベルの場合（即ち、エラーがない場合）を示して
いる。このＣＲＣパルスがＲＳフリップフロップ２７の
セント端子に供給される。ＲＳフリソプフロンプ２７は
、リセット優先型のもので、そのリセット端子がローレ
ベルの時には、セット端子がローレベルとされても、リ
セット状態にホールドされる。従って、ＲＳフリップフ
ロップ２７の出力（Ｑｉ子）は、第８図Ｅに示すように
ハイレベルのままである。

ＮＡＮＤゲート３３の出力パルスがハイレベルとなるの
は、２つの入力の一方がローレベルの時であるので、第
８図Ａに示すフィールド切替パルスが発生した時にＮＡ
ＮＤゲート３３の出力にカウンタ２８に対するクロック
が発生する。従って、カウンタ２８の出力は、■フィー
ルド毎に士１ずつ、ステップ的に変化し、エリアポイン
タが歩進する。

ＰＬＬの引き込み時のエラーによって、第９図Ｃに示す
ように、プリアンブルの一部をマーカーとして誤り、ロ
ーレベルのＣＲＣパルスが発生した場合について説明す
る。

第９１７Ａに示すフィールド切替パルスによってリセッ
トされ、第９図Ｂに示すデコードパルスによってセント
されることにより、フリップフロップ２３から第９図り
に示す出力パルスが発生する。

この出力パルスがハイレベルの期間内で、フリップフロ
ップ２７０セント端子に誤って発生したＣＲＣパルスが
供給されると、フリップフロップ２７がセットされる。

従って、第９図Ｅに示すように、フリッププロップ２７
の出力（亘）がローレベルとなる。

フリップフロップ２７の出力（０）とデコードパルスと
がＯＲゲート３２に供給されているので、ＯＲゲート３
２から第９図Ｆに示すように、デコードパルスと同様の
パルス信号が発生する。このため、ＮＡＮＤゲート３３
から、フィールド切替パルスのみならず、デコードパル
スと対応するクロックパルスが発生し、カウンタ２８に
供給される。つまり、フィールド切替パルスによって、
１フイールド毎に歩進していたカウンタ２８が余分にカ
ウントアツプされる。従って、出力端子３５に得られる
エリアポインタは、（ｎ−＋ｎ＋１）と歩進して直くに
（ｎ＋２）に変わる。これによって、誤検出のデータが
書き込まれたメモリーエリア（ｎ＋１）が無効なものと
して捨てられる。

ｅ、変形例 上述の実施例では、ＲＡＭｌ０に４フイ一ルド分のメモ
リーエリアを設定している。しかし、２フィールド分或
いは３フイ一ルド分のメモリーエリアを持つＲＡＭを使
用しても良い。２フイ一ルド分のメモリーエリアを持つ
ＲＡＭの場合は、誤ったＣＲＣ検出がされた時に、その
フィールドの再生データ及びＣＲＣポインタを既に書き
込んだメモリーエリアを再度、初期化することが必要で
ある。

〔発明の効果〕

８　ｍ　ｍ　Ｖ　Ｔ　Ｒのように、再生データが間欠的
に供給されるために、フィールド毎に再生ＰＬＬの引き
込み動作が行われ、この引き込み時に、ＣＲＣ演算がな
され、エラー無しを示すＣＲＣ出力が発生する場合に、
この発明では、プリアンブルの検出以前に発生する上記
の誤ったＣＲＣ出力が無効とされる。従って、この発明
は誤ったＣＲＣ出力によって全く正しくないデータを正
しいと判断し、その結果、再生音中にスクラッチノイズ
が発生する等の問題を回避することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例の要部のブロック図、第３図、第４図
及び第５Ｍはこの発明を適用することができる８ｍ　ｍ
　Ｖ　Ｔ　Ｒのヘッド・テープ系の路線図、トラックパ
ターンの路線図及びトラックフォーマットの路線図、第
６図はこの発明を適用することができる８ｍｍＶＴＲの
エラー訂正符号の説明に用いる路線図、第７図、第８図
及び第９図はこの発明の一実施例の動作説明に用いるタ
イムチャートである。 図面における主要な符号の説明 １：再生データの入力端子、　２；ＰＬＬ。 ３：マーカー検出回路、　５　：　ＣＲＣ演算回路、６
：プリアンブル検出回路、　　７：エリアポインタ生成
回路、　１０　：　ＲＡＭ。

Claims (1)

1. 【特許請求の範囲】 所定長のデータ区間の前にＰＬＬの引き込みのためのプ
   リアンブル区間が付加され、上記データ区間がブロック
   毎に誤り検出符号により符号化されたディジタル信号再
   生装置において、 上記ブロック毎に挿入されたマーカーを検出し、上記誤
   り検出符号の復号動作のスタート信号を発生する手段と
   、 上記プリアンブル区間を検出する手段と、 上記プリアンブル区間の検出信号より前のタイミングで
   発生した上記スタート信号による信号処理を無効にする
   手段と を備えたことを特徴とするディジタル信号再生装置。